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楼主: EDA365QA
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2017年9月25日QA检查报告节选

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17#
发表于 2017-9-27 09:32 | 只看该作者
传道受业解惑
  A0 S% X1 w! s7 L' P7 ]( u$ \2 X

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19#
发表于 2017-10-16 18:18 | 只看该作者
EDA365QA 发表于 2017-9-26 09:05" |6 Z: P5 j4 \1 g0 o* @
6.光耦前后隔离

8 Z  `7 v; p2 q7 R, i; B# V, @
/ ~" |! U& _. I  q/ R2 k0 u. [/ @

该用户从未签到

20#
发表于 2017-10-17 08:49 | 只看该作者
EDA365QA 发表于 2017-9-26 09:05
# p, T7 h7 G- Q7 i: @- j8 S) b9 Q4.时钟测试点不要加在末端

' k& D7 I( j. W5 u, b. k时钟测试点 应该怎么加?) i6 s& L3 h  N  Y# p* g2 n4 q, \

点评

最好加路径上  详情 回复 发表于 2018-1-15 15:21
pcb
测试点应加在布线的路上.  详情 回复 发表于 2017-10-17 13:58

该用户从未签到

21#
发表于 2017-10-17 13:58 | 只看该作者
bingshuihuo 发表于 2017-10-17 08:49
+ `9 u" w1 a/ C时钟测试点 应该怎么加?

" U! ^  b. E6 l+ e测试点应加在布线的路上.; z0 @2 i+ [. |

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25#
发表于 2018-1-15 15:21 | 只看该作者
bingshuihuo 发表于 2017-10-17 08:490 n# I+ B, c& f1 _5 p
时钟测试点 应该怎么加?
* I- k7 U* Z, x+ P3 R
最好加路径上- w+ i$ L8 R. K8 Q3 m
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