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千兆以太网可连接上,但是ping不通

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1#
发表于 2017-8-30 16:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近做了一个ARM(用的是altera cyclone5的芯片,cyclone5片内自带arm)的板子,扩展网口,用的phy芯片是ksz9031,RJ45用的是自带变压器的HR911130C。板子回来以后调试出现一个问题,网络自适应的时候,可以连接上千兆,但是在电脑端ping不通,如果把自适应强制成百兆,网络可以连上,并且可以ping通,正常通信。但是开发板百兆千兆都没问题。硬件原理图以及程序都和开发板一样。在我们自己的板子上就是不好使,有碰到过的,或者了解的,帮忙分析一下,万分感谢!

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2#
发表于 2017-8-30 17:02 | 只看该作者
以前有遇到过阻抗不对会出现偶尔ping不通

点评

谢谢你的回答!你说的阻抗不对,具体是阻抗不匹配,还是板子上的走线没有控制阻抗,是phy与arm之间的单端线,还是phy和rj45之间的差分对?  详情 回复 发表于 2017-8-30 17:23

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3#
 楼主| 发表于 2017-8-30 17:23 | 只看该作者
chenlaipi 发表于 2017-8-30 17:02
! T+ s$ ]1 {/ }) N以前有遇到过阻抗不对会出现偶尔ping不通

9 a. O5 B5 }: y5 E5 u谢谢你的回答!你说的阻抗不对,具体是阻抗不匹配,还是板子上的走线没有控制阻抗,是phy与arm之间的单端线,还是phy和rj45之间的差分对?5 O4 G9 A: d2 q+ G: Q0 v/ z: Q; `$ v

点评

板子上的網絡走线漏掉跟PCB廠商講控制阻抗了  详情 回复 发表于 2017-8-31 11:50

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4#
发表于 2017-8-30 17:30 | 只看该作者
分级调试呗,千兆和百兆的时候RGMII速率不一样,你的接口设计的时候有考虑没有。
" J: c5 s1 X( U- h2 VFPGA发送,PHY侧开启Local (Digital) Loopback ,看看数据环回来是否OK先。
/ Z+ T, g* l! B$ l' o4 u+ y如果是OK的,初步确定RGMII到PHY这边是没问题的。然后再开remote loopback,外部环回看看是否OK。
, A0 g: E- b+ e2 h9 h两个都OK 可以说明物理链路OK。
8 A! w: z. A& x3 p9 C5 F8 M你大不了再在FPGA内部把RGMII收到的数据环出去,用电脑发数据来看,如果都正常你就得看PHY是不是工作有什么不正常的神马的,根据你测试后的具体情况进一步分析了。但如果这3个都正常预计也不会出现你说的情况了。哈哈。

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5#
发表于 2017-8-31 11:50 | 只看该作者
cwfang2013 发表于 2017-8-30 17:23
9 k3 u! z+ a" c$ ^5 v/ k' T0 F. D( N谢谢你的回答!你说的阻抗不对,具体是阻抗不匹配,还是板子上的走线没有控制阻抗,是phy与arm之间的单端 ...

6 }- o: p. A/ H$ @板子上的網絡走线漏掉跟PCB廠商講控制阻抗了+ o1 c0 U& C  Y& ]+ A$ R

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6#
 楼主| 发表于 2017-9-4 08:39 | 只看该作者
感谢大家的关注,最后问题解决了,主要还是RGMII总线的时序没有控制好,数据线与时钟线有时序的要求,通过计算,然后根据手册中的要求,调整了下9031内部寄存器,内部寄存器可调整延时,问题解决

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7#
发表于 2017-9-5 17:12 | 只看该作者
RGMII的DATA和CLK之间需要做delay的。不过一般PHY内部可以设置寄存器,也可以通过走线做delay。

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delay做多少呢?意思要做等长吗  详情 回复 发表于 2017-10-20 15:06

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9#
发表于 2017-10-20 15:06 | 只看该作者
bluskly 发表于 2017-9-5 17:126 ~/ z9 B. J7 P, f! \9 L( @
RGMII的DATA和CLK之间需要做delay的。不过一般PHY内部可以设置寄存器,也可以通过走线做delay。
  H7 x" N2 I" r+ u
delay做多少呢?意思要做等长吗

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10#
发表于 2022-1-24 18:28 | 只看该作者
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