verilog奇数分频器遇到问题，请求高手指导一下

shjact · 发表于 2008-12-3 22:02

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最近在学习verilog，刚做了个奇数分频器，
用modelsim 5.7仿真波形都是OK的，
可用ISE却总是综合不了，有一个警告说clk1是常量，count就加不到2，
所以请大侠帮忙看看我的程序是不是有问题，谢谢啦！
module div (clkout,clkin,rst);

output clkout;
input clkin;
input rst;
reg clkout;
reg clk1,clk2;
reg [1:0]count;

always @(posedge clkin or negedge rst)
begin
  if (!rst)
begin
clk1<=0;
count<=0;
end
  else if(count==2)
begin
count<=0;
clk1<=~clk1;
end
else
count<=count+1;
end

always @ (negedge clkin or negedge rst)
begin
  if(!rst)
begin
clk2<=0;
count<=0;
end
  else if(count==1)
clk2<=~clk2;
end

always @ (clk1 or clk2 or rst)
begin
  if(!rst)
  clkout<=0;
  else
  clkout<=clk1^clk2;
end
endmodule