请教如何使PADS Logic中器件、网络和连线 对齐栅格

HNTA_401

最近一个项目由于原设计的原理图是pads的，目前移交到我手上，但是从PADS转到AD后发现完全不对齐AD的栅格，
担心耽误设计进度，因此请教下在PADS Logic下如何使得元器件、网络、连线等对齐网络，并且不会出现错误。
! \7 w: ^* x4 f9 uPADS Logic版本：PADS9.5（Build 522968）
- D, H$ y$ {0 AAD版本：AD15.1.14（Build 47215）
- p2 g0 t' p/ M
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DIY民工

你可以改变栅格的大小 一般都是5的倍数

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元件一般都是用英制栅格绘制，所以你把AD栅格改成英制(或对应原原理图的)试试。