LOGIC 原理图显示错误

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元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？

CS.Su

不好看而已，不影响性能

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CS.Su 发表于 2017-2-5 15:09
不好看而已，不影响性能

# |+ |1 ^4 v: d" f6 L2 @& s, F是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

CS.Su

1061652558 发表于 2017-2-6 09:01
' R# s  U* x7 ?3 R+ q: T! b& l是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

要美观就重新编辑下封装就好了
* v# l7 i2 |+ \! J- S5 n

zhangtao2

CAE从新修改下就好了

shiyanjun00

我来给你做一下解释：
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：

' w: E6 W: U* k9 }% v

3 g: `7 c& U5 }( s; l3 T
) _) {3 U! ~+ X3 s/ l0 L0 i2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：
6 m  b& \* T5 @$ |( B. S. k: E. A

* t7 i7 @" o/ G! a5 i: N3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：


" I( d( Q" J0 y% o5 ^' Z           填写了与管脚长度一致的距离200mil，正确：
               

         
, m8 m# l: s5 q9 y           填写了比实际管脚长度长的距离300mil，错误：错误：错误：
0 C' f$ }7 P) O& [! }, C' n4 ]
6 P. H/ `% t1 M


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