pcie AC耦合电容放置位置请教

xiaoyu19890210

超級狗 发表于 2016-3-10 21:20
PCIe Return Loss

狗版主啊，这个和您之前说的信号反射、相位啥的有啥关系吗？？？


9 T- \- u0 u: P4 x" w% L" fPS：要是不爽了就当没看到，，，求别埋。。。拜谢。。。
5 T; K& G$ @. h

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
. f% _8 `' V/ P! w' n5 l樓主的洋文兒還不錯吧？
, \, G: Y2 y6 s" h2 f# U- h/ F! @
有個洋人在花旗國網站上，問了同樣的問題。

9 X4 q- ?5 m6 Psorry，这么大段，才看到。。。
: m, q2 `6 c* Z/ r1 ]; P( \

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
- e+ b& r5 Z- N' n5 L/ x樓主的洋文兒還不錯吧？

( H% g1 I2 N" C# A, \8 n有個洋人在花旗國網站上，問了同樣的問題。

& H2 i) f4 m- _& ~, U" Q狗版主，看了这么大段，彻底惊呆了，，，实在不能狗同啊。。。
As the transition time of these signals is usually limited to nofaster than 100 picoseconds, the reflection coefficient is therefore 17%，，，这怎么得出来了
: U! p* e5 `; ^: |

荒村战士

超級狗 发表于 2016-3-10 21:26
樓主的洋文兒還不錯吧？
) a* U! O1 H* M8 U) t! e) U0 @5 o6 W. m
' p' S; f/ z9 t& F; v$ q- F有個洋人在花旗國網站上，問了同樣的問題。

3 K: @" M" W+ }8 b, j我也请教个问题，PCIE gen1,2的AC耦合电容值推荐为0.1uf,而PCIE3.0以后推荐的AC耦合电容为0.22uf，有如下问题，期待大神解答：
问题1：Gen1,2的速率比Gen3低，为啥耦合电容Gen3的要大呢？电容越大，边沿会越缓，个人理解。
问题2：Gen3向后兼容Gen1,2，那当用0.22uf的耦合电容时，在Gen3的链路上跑Gen1,2，是不是就不符合规范推荐的AC耦合电容值啦？
. Z5 y7 e. i$ }4 q! B; y

超級狗

问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
電容並聯l落地（GND），充放電效應的確會造成此結果，但 AC 耦合電容式串接在訊號線上。

1 _; R. E% B. h问题 2：Gen3 后兼容 Gen1,2，那当用 0.22uF 的耦合电容时，在 Gen3 的链路上跑 Gen1,2，是不是就不符合规范推荐的 AC 耦合电容值啦？
( }. W/ O6 F: f根據容抗計算公式 Xc = 1 / jwC，電容越大容抗越小。高頻減少一些容抗，讓相差、衰減及反射都小一些，似乎也沒什麼不對。
+ b% q+ I/ E) M% ~7 x' [5 e0 j
3 N0 X4 g0 K% o0 Y, \僅為小弟淺見！

9 a, y: N% h. u! G. A/ {

diff

听说是有座子就在连接器，没有在tx段

Paradiser

xiaoyu19890210 发表于 2016-2-4 17:12
: F0 j/ Q- v; j# W十分感谢版主的回答，那：
) d9 K  P/ N$ c  Z+ U1.靠近发送端或者接受端，而不是中间，为什么？
/ q# o- Z- [5 H0 S# J* w7 H2.靠近接插件放置，为什么？

不放在中间而是两边，是出于阻抗以及信号反射的考虑。具体的可以上网详细看一下，有专门对耦合电容的位置做仿真的文章。印象中是，只要靠近接收端或者发送端，效果是等同的（距离发送端或接收端同样距离），放在中间的效果最差。

雨花台

超級狗 发表于 2017-5-18 13:24
问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
0 ]4 Y" o/ p0 Y9 h5 x3 `電容 ...

看了一篇技术文章，看起来容值增加的原因之一主要是提高时间常数，减小全1或者全零带来的baseline wander的影响，毕竟从GEN3开始采用128/130b编码方式，以下是技术文章链接
https://pdfserv.maximintegrated.com/en/an/AN1738.pdf
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