pcie AC耦合电容放置位置请教

xiaoyu19890210

超級狗 发表于 2016-3-10 21:20
PCIe Return Loss

4 N- T' j& N  q& F1 F0 c狗版主啊，这个和您之前说的信号反射、相位啥的有啥关系吗？？？


PS：要是不爽了就当没看到，，，求别埋。。。拜谢。。。

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
0 y# _9 k- t. U% y# k, T樓主的洋文兒還不錯吧？

有個洋人在花旗國網站上，問了同樣的問題。

2 G$ c# _6 X3 \0 F; J1 \sorry，这么大段，才看到。。。

xiaoyu19890210

超級狗 发表于 2016-3-10 21:26
/ N7 }: }2 k* Y" S) o" V樓主的洋文兒還不錯吧？
. L5 C) u8 G* d
有個洋人在花旗國網站上，問了同樣的問題。

狗版主，看了这么大段，彻底惊呆了，，，实在不能狗同啊。。。
1 }8 t% L  |  J1 p& j. C% NAs the transition time of these signals is usually limited to nofaster than 100 picoseconds, the reflection coefficient is therefore 17%，，，这怎么得出来了
$ F8 |5 |7 G8 c+ s1 ~

荒村战士

超級狗 发表于 2016-3-10 21:26
: F7 y) u" B: ?# v樓主的洋文兒還不錯吧？

有個洋人在花旗國網站上，問了同樣的問題。

我也请教个问题，PCIE gen1,2的AC耦合电容值推荐为0.1uf,而PCIE3.0以后推荐的AC耦合电容为0.22uf，有如下问题，期待大神解答：
问题1：Gen1,2的速率比Gen3低，为啥耦合电容Gen3的要大呢？电容越大，边沿会越缓，个人理解。
& X; m7 c6 F) ?问题2：Gen3向后兼容Gen1,2，那当用0.22uf的耦合电容时，在Gen3的链路上跑Gen1,2，是不是就不符合规范推荐的AC耦合电容值啦？

超級狗

问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
電容並聯l落地（GND），充放電效應的確會造成此結果，但 AC 耦合電容式串接在訊號線上。

  r( H; B+ D1 }7 }  K  V4 f问题 2：Gen3 后兼容 Gen1,2，那当用 0.22uF 的耦合电容时，在 Gen3 的链路上跑 Gen1,2，是不是就不符合规范推荐的 AC 耦合电容值啦？
根據容抗計算公式 Xc = 1 / jwC，電容越大容抗越小。高頻減少一些容抗，讓相差、衰減及反射都小一些，似乎也沒什麼不對。
' }9 X4 m2 `* c6 W( L
. b! b0 Y1 R+ U% Y! n+ x僅為小弟淺見！
" W5 B, P1 q7 k$ E2 D! i& v* @

diff

听说是有座子就在连接器，没有在tx段

Paradiser

xiaoyu19890210 发表于 2016-2-4 17:12
十分感谢版主的回答，那：
1.靠近发送端或者接受端，而不是中间，为什么？
2 O9 c8 i6 R# n( f( u! s, |' q2.靠近接插件放置，为什么？

不放在中间而是两边，是出于阻抗以及信号反射的考虑。具体的可以上网详细看一下，有专门对耦合电容的位置做仿真的文章。印象中是，只要靠近接收端或者发送端，效果是等同的（距离发送端或接收端同样距离），放在中间的效果最差。
& J# S2 X+ _8 ^8 Z+ F
  M- @) O1 w+ ?" t# f7 F

雨花台

超級狗 发表于 2017-5-18 13:24
9 z; [1 r5 }- z6 f! ]) `问题 1：Gen1,2 的速率比 Gen3 低，为啥耦合电容 Gen3 的要大呢？电容越大，边沿会越缓，个人理解。
( e, h$ A+ M, e$ c電容 ...

$ {  |$ P# G& a6 ^4 U2 H看了一篇技术文章，看起来容值增加的原因之一主要是提高时间常数，减小全1或者全零带来的baseline wander的影响，毕竟从GEN3开始采用128/130b编码方式，以下是技术文章链接
5 e% v5 E4 a& p! uhttps://pdfserv.maximintegrated.com/en/an/AN1738.pdf