2M的速率，时钟线与数据线长度差3000mil引起数据丢失

xingzhang

原帖由 dangelzsp 于 2008-10-8 11:11 发表
、、、

5 Y5 V+ ^9 a8 S
" M1 \2 [2 P2 i, d0 Y% n现在PCB已生产出来

       LS几位没听明白我的意思，我的电路中，一条数据线对应一条时钟信号，时钟速率为2.048Mbps，在PCB设计中马虎了，做出来的PCB，数据线比时钟线长大概3000mil，我怀疑这对时序有影响，但毕竟只有2.048M，也不至于。
4 ^9 V; e9 ~% t       用示波器测量了，发现在2M时钟情况下，3000mil根本不足以影响到时序，现在找不到其它原因了，只好从FPGA的时序下手了，此问题折腾我一个星期了，仍未解决，实在痛苦。
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! h) D7 b' W8 B* d       虽然我不肯定是不等长造成时序问题，但提醒PCB layer时最好考虑到，免得头痛。
2 ]5 W! t; X5 s8 |6 C       大家估计是帮不到我了，我还是埋头研吧，等我把问题解决之后，再发上来大家讨论。

cmos

2兆相当于500ns,3个inch最多有0.5~1ns的delay,所以不是pcb 板上线长度的问题.很可能和pcb没关系.

dangelzsp

PCB的原因不大。。。
: U/ j! q, Z% Y) l5 t4 i; T
用示波器的双踪抓出来看看。。

xingzhang

原帖由 cmos 于 2008-10-9 01:58 发表
, q! u5 |  e1 D+ O) W; K2兆相当于500ns,3个inch最多有0.5~1ns的delay,所以不是pcb 板上线长度的问题.很可能和pcb没关系.

: l% {# o8 E9 z
不错，我与你的想法一样，而且现在经过示波器反复测试（我抓了四个通道的时钟和数据测的），已验证了这一点：PCB无问题

1 H3 a; s& \, c: g) [! J) R' ]因为考虑到FPGA资源占用比较多，所以目前在优化FPGA

sarryfu

这玩意以前做过，肯定不是线长引起的问题