。。呼叫 呼叫，，关于LOGIC和LAYOUT间的导入更新问题

YXT_小Q

原理图修改后：
- g3 Q( v/ Y, ^  U( {, ?
7 ?" \  M" O- d: ?9 n2 D" E- R9 y1.直接使用ECO TO PCB功能同步更新到当前已打开的PCB；
2.生成新网表，再在当前已打开的PCB中导入新网表来更新；
3.用当前已打开的PCB与新网表进行对比，生成ECO文件，再导入ECO文件来强制更新；
" Y! T' \+ V( D7 L$ C6 f$ S7 }2 b4.打开空白PCB导入新网表建立一个新的PCB文件，，再用当前已打开的PCB与这个新建的pcb进行对比，生成ECO文件，再导入ECO文件来强制更新；
" k/ A5 {& D5 L8 k, [
1 A' x8 ~- s8 E3 i" I----------------------------------------------------------------我用的pads9.5，,我试过了这四种方式，效果都是一样的！！还是有区别我没看出来或我操作不当？
/ c8 @/ Q: ]& j+ i. q" Q+ C+ ?* @! Z以后原理图有修改增删之类的，直接用ECO TO PCB 功能不是更快更直接？

YXT_小Q

。。呼叫  呼叫，，，有一个细节，，我用第2中方式导入网表的时候，提示如图
2 c+ y7 V( F" \3 N6 F. [
我点击确定后，，没发现啥异常，，PCB可以更新。

9 C6 P- a# A# R为啥会出这个警告呢？

苏鲁锭

跨软件的时候会用不同的方法吧，都是pads直接ECO。

苏鲁锭

其他方式也会用用武之地的，只是南瓜也没用过
3 Z# c) L( Y/ \- RECO能用就懒得管其他喽~~

苏鲁锭

不知道它忽略掉了什么，没有报告文件弹出来么？你换成全英文路径看还报不报吧。