有关LPDDR2的PCB设计部分问题

cewtf

Hello，各位大神：
          小弟最近准备做一个要用到LPDDR2（32位）的项目，在看资料时有一部分不明白的地方，特来请教。
$ b, X+ i4 p* L" _8 ]          有关于等长，等距，和线束分组的问题。我在看DDR3资料上面说要进行分组，将DQ0-7，DQM,DQS,CLK分一个组，然后依次将32位分成四组，那么是不是LPDDR2的设计思路也是如此。还有看的一些资料上说所分的组必须在一个层上，如果要换层也必须都换层，是不是一定要这样。
          那么小弟有一点不明白的地方是，如果按照这个分组来说，等长等距又应该怎么处理。我所了解到的等长一般都是数据线等长，没听说过这种分组还需要等长的。并且在等距上面所了解到的信息是DQS,DQM和CLK以及CLKn需要差分等距，这些应该怎么理解。还有就是地址线需要特殊处理么？我以前都是做一个等长就好。
          还望有明白的大神能指点一二，帮小弟开开窍。谢谢了。

kevin890505

不要死记硬背，理解了工作原理，就很容易了。找个规范大概过下工作过程，就容易了。
控制器操作memory，分了地址，时钟，控制，命令，这些信号是用来决定将来的数据是读写，怎么读写，读写哪里的问题，这几个都是参考CLK的，而且都是单沿触发，时钟是400M，信号也同步。那就对这些信号和时钟的时序，也就是建立/保持时间有要求，就涉及到等长了。
- F8 _$ Z2 t' k5 r" }数据和上面的是分开的，决定了上面的东西后，就有了读/写（控制器到MEM还是MEM到控制器）的数据，D0-D7，DQM参考DQS,并且为双沿触发，时钟是400，这边就是800。
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这样就容易了撒，地址命令控制参考CLK，那么这些需要等长，就是保证采样的正确性了，这些速率相对数据低，加上拓扑原因，不必须同层。但要保证间距（串扰）和阻抗。起码1600以下要求没那么高。
, e* Q- b3 T& K7 ~数据同样的，每组DATA有自己的DQM和DQS，那么DATA和DQM就要保证和其采样时钟DQS间的时序即简单理解为等长。但因为DATA是DDR，速率在那摆着，所以建议同组同层，而且，这个同组同层，因为同组DATA的8个是可以互换的，做到也很简单。还有就是，速率高了，如果不同层，每层过孔长度不一样，那么如果不计算过孔，你不同层没法做到等长，尤其是在1600M以上的时候很关键。

直观简单的说下，没到位，也不是非常准确，理解了找个规范看下。一劳永逸，不用可以去记了起码。
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jacekysun

cewtf

kevin890505 发表于 2015-8-20 17:35
5 ]6 R! a: L  Y: E: h0 E4 i不要死记硬背，理解了工作原理，就很容易了。找个规范大概过下工作过程，就容易了。
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非常感谢，我好想明白了一些东西，我先去找个规范看看。谢谢你的耐心解答。

liuxiang5119

LDDR2的话要求没那么高，毕竟速率相对低点

kepo013

kevin890505 发表于 2015-8-20 17:35
不要死记硬背，理解了工作原理，就很容易了。找个规范大概过下工作过程，就容易了。
7 S6 \& E1 K" ^- |控制器操作memory，分 ...

顶kevin大神
最近花的一款ddr3，16位数据。分成三组，DATA0-7,DQS0,DQM0.
+ B) P7 `7 C) t3 wDATA8-15,DQS1,DQM1.
: s. d% k) S- D, j! a5 ~4 f2 R2 ^" Z3 {' XCLK,ADDR,CONTROL.
+ Z, T* Z! A2 O; X0 ^DATA组内20mil,ADDR组200mil
最好clk偏长

wenqing89

不错，感谢大神级回答，学习啦