求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng

via的soldermask_Top层与 Top布线层相连，
via的soldermask_Top层与viasoldermask_Top相连接了
; o& A5 P7 p( H8 o( S$ ~上面的两种情况，在做出PCB板后，有问题没有？
如图。

图中绿色B为via的soldermask_Top层
红色为Etch的Top层，蓝色为Botton层。
* u1 m7 ?" ~3 q& j* E1 s
2 F& ]7 T9 o! G( gA处相接了，两个焊盘会短路么？
- B; p& y6 H4 ?. b# U1 ~6 NC处相接了，焊盘与TXA_2的导线会非法相连么？
- |# S+ c0 ?& U. e1 e

3 _+ t; ~: {9 d, d


5 q5 A9 j, f$ r1 a. P% Z

仁爱

你阻焊开那么大干嘛

xingnaipeng

仁爱 发表于 2015-7-24 14:43
; [$ n9 d7 Z+ c你阻焊开那么大干嘛

  C- o6 Y! o! C2 v) v3 ~, y% v这个是默认的过孔。一般用哪个过孔？
4 `9 W! B8 T4 t' E- M& v" }/ F( \

7shmily

那个是绿油啊，，没关系的不会短路

zhydahai

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng

zhydahai 发表于 2015-7-24 16:09
你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

如果自动布线的话，有没有规则可以设置，避免这样的问题
* H# ~; X4 q% n6 H8 S, y

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
如果自动布线的话，有没有规则可以设置，避免这样的问题

你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置
) D! D8 H, G( ?0 z- q; e
3 K9 r3 o7 `2 I7 M. g0 c  b( q( Z" _

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
7 y$ G0 s0 K0 K% e; F如果自动布线的话，有没有规则可以设置，避免这样的问题

/ A( e2 M9 g3 w5 P( @* H呃(⊙o⊙)…话说，你为什么要自动布线呢？？
如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
) l' k; }9 @) E( @0 j  Ballegro虽然强大，并不代表它什么都能做好的
6 s/ N$ e5 ]* s5 _

woaidashui

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng

woaidashui 发表于 2015-7-25 13:56
8 G7 m& S6 u0 ?via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

9 f0 T8 U- z) H* J3 M( [新手问这个怎么设置啊。

woaidashui

xingnaipeng 发表于 2015-7-25 15:33
新手问这个怎么设置啊。

pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui

woaidashui 发表于 2015-7-25 19:29
1 @* A: y3 K1 f) k" k2 Ipad designer打开这个via，只保留TOP，solder&paste都不要改为null

只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪

这样容易短路吧