求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng

via的soldermask_Top层与 Top布线层相连，
via的soldermask_Top层与viasoldermask_Top相连接了
0 r" p( \0 \. J2 i7 z$ x上面的两种情况，在做出PCB板后，有问题没有？
如图。
( j3 z5 R6 Q$ B7 A0 m2 x( Z
图中绿色B为via的soldermask_Top层
1 ~6 J/ m: `& q' `3 ]& }$ v红色为Etch的Top层，蓝色为Botton层。
; Q- P+ @" L- i9 v3 s, @! o. E
0 g# r; L9 ?6 G2 l- RA处相接了，两个焊盘会短路么？
C处相接了，焊盘与TXA_2的导线会非法相连么？



6 O, m% c9 G1 Z4 s, w- y

! u- u4 _4 O1 n- k& o& R, `5 ?+ O

仁爱

你阻焊开那么大干嘛

xingnaipeng

仁爱 发表于 2015-7-24 14:43
你阻焊开那么大干嘛

这个是默认的过孔。一般用哪个过孔？
0 i& j) {) M' e# \* j3 B0 @) v3 y

7shmily

那个是绿油啊，，没关系的不会短路

zhydahai

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng

zhydahai 发表于 2015-7-24 16:09
你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

如果自动布线的话，有没有规则可以设置，避免这样的问题
2 G: `* c. X. H

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
  {! h9 w& }  w- j* B如果自动布线的话，有没有规则可以设置，避免这样的问题

. t7 i: c' x& I* M* v你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
如果自动布线的话，有没有规则可以设置，避免这样的问题

9 M, t4 r- m7 d7 [8 l2 w2 [呃(⊙o⊙)…话说，你为什么要自动布线呢？？
! o! q: v) {) G5 K如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
4 k1 ~! ^' j, _/ r# @; O/ Jallegro虽然强大，并不代表它什么都能做好的

woaidashui

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng

woaidashui 发表于 2015-7-25 13:56
% }# t) T, G. x5 _, `via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

新手问这个怎么设置啊。

woaidashui

xingnaipeng 发表于 2015-7-25 15:33
6 W. N4 V) {) r: ~; O" G新手问这个怎么设置啊。

pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui

woaidashui 发表于 2015-7-25 19:29
9 @1 x( y* N! F9 v2 Tpad designer打开这个via，只保留TOP，solder&paste都不要改为null

6 o7 f% i6 T1 f6 ~' l5 }1 m) J, b' F0 L只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪

这样容易短路吧