求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng

via的soldermask_Top层与 Top布线层相连，
via的soldermask_Top层与viasoldermask_Top相连接了
3 K  p. d3 H+ r0 e0 z上面的两种情况，在做出PCB板后，有问题没有？
, W0 g+ L& k# Z3 a如图。

! W/ U+ w! x1 c' v% ^3 ], d  J2 p图中绿色B为via的soldermask_Top层
& }0 `/ e$ e9 C9 R/ d红色为Etch的Top层，蓝色为Botton层。

A处相接了，两个焊盘会短路么？
C处相接了，焊盘与TXA_2的导线会非法相连么？
1 R3 A/ _9 l5 M1 H. `
1 ?: w! O4 J1 r+ i5 ^" X* C
7 j3 G. r2 B8 ?7 u

# X0 P# a' x5 h. b. K5 R6 M5 a
1 ?8 Y2 m, M4 Q1 B! u; J& i

仁爱

你阻焊开那么大干嘛

xingnaipeng

仁爱 发表于 2015-7-24 14:43
8 `1 L+ Q. Y6 g6 _/ C8 D你阻焊开那么大干嘛

& I4 I& F( s8 L. N) O这个是默认的过孔。一般用哪个过孔？

7shmily

那个是绿油啊，，没关系的不会短路

zhydahai

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng

zhydahai 发表于 2015-7-24 16:09
% Z; U" h; O* c+ d( O+ E" l你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

9 J7 S5 g+ t; v. Y( ~% q9 _如果自动布线的话，有没有规则可以设置，避免这样的问题

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
' r. ?/ k* w$ S1 e: Q! Y如果自动布线的话，有没有规则可以设置，避免这样的问题

你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
0 `  U9 s5 w: c# r" z1 X! Q' w; a) Z2 r2 g如果自动布线的话，有没有规则可以设置，避免这样的问题

呃(⊙o⊙)…话说，你为什么要自动布线呢？？
) g0 D! c7 `9 f& X3 b( e/ f: f. w如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
allegro虽然强大，并不代表它什么都能做好的

woaidashui

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng

woaidashui 发表于 2015-7-25 13:56
5 ~* S' D3 Q8 ?' Vvia一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

  q, }7 G2 ?! K. o$ s; P/ G, l新手问这个怎么设置啊。
1 C4 v$ s; Q. W

woaidashui

xingnaipeng 发表于 2015-7-25 15:33
1 m- k! i7 `1 D4 f新手问这个怎么设置啊。

pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui

woaidashui 发表于 2015-7-25 19:29
pad designer打开这个via，只保留TOP，solder&paste都不要改为null

9 v# N8 P0 \0 K只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪

这样容易短路吧