allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？

错误如下：
LISTING: 1 element(s)

           < DRC ERROR >

  Class:           DRC ERROR CLASS
  Subclass:        ALL
. Z( h! T2 _: R, C+ ]8 I. C: T  Origin xy:       (-772.35 1153.00)
  Constraint:      Net Schedule Topology
  Constraint Set:  ECS2
+ U) c8 [, [$ n  K8 z# ], E  Constraint Type: NET ELECTRICAL CONSTRAINTS
, _4 Q8 Z! w- Q- t+ f2 h
  Constraint value: VERIFY
3 v: F7 g. R9 o0 G8 B& E% ^  u2 X  Actual value:     DOES NOT VERIFY

8 P' X4 y* O% u( c' C5 M8 W7 Y; b  i  - - - - - - - - - - - - - - - - - - - -
  Element type:    SYMBOL PIN
6 p  ^% ^$ o: S5 U  R# B) \  Class:           PIN

9 |0 w, N: w( f" G7 R  PIN:          C254.1
  pinuse:       UNSPEC
  location-xy:  (-772.35 1153.00)
' Z, M) U# t& p5 f2 q% {2 B$ W  part of net name:  DSCK#
/ O3 V! B9 x' G+ k( S  - - - - - - - - - - - - - - - - - - - -
1 b6 ^! u! H* q2 j8 M+ [4 M  Element type:    RATSNEST TPOINT
* \; {4 A# S/ v  l8 y( n3 [& i7 T/ W# j  Class:           DRC ERROR CLASS
  Subclass:        TOP

0 w- ~  a5 T* N& Y( R  Name:            DSCK#.T.1
' _0 J+ L% a' B
& f; j7 O& A2 r1 c8 e* b  (-745.00 970.00)
$ U0 U* V, M  O7 k$ h
  - - - - - - - - - - - - - - - - - - - -

8 E* [5 e" p5 n$ g" Y  T. ~' _
7 q: b9 q. H4 Q( C" j

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

ddddddddddddd