allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？

  @) Q4 v4 \! A/ j) L% U4 l0 {错误如下：
. p5 B& o0 X5 _8 s4 K& NLISTING: 1 element(s)
( X2 Z" M: L: b2 l1 g
/ V8 U6 O, @6 G7 w           < DRC ERROR >
5 Z+ r* Y6 t- d' X- U% m
  Class:           DRC ERROR CLASS
  Subclass:        ALL
3 [' o: I+ Z/ y' f- s, @# X& C. P. B' f- L  Origin xy:       (-772.35 1153.00)
& Y. C, ~  Q  d9 L! ~) A8 m1 M. N  Constraint:      Net Schedule Topology
  Constraint Set:  ECS2
  Constraint Type: NET ELECTRICAL CONSTRAINTS
2 E# R0 y. t+ M* n$ q5 X
3 E. a7 I3 d% M% R+ Z  Constraint value: VERIFY
. p; R- ]  q9 [: d' |, f  Actual value:     DOES NOT VERIFY

3 J% P7 Z( L5 H0 @) k; G  - - - - - - - - - - - - - - - - - - - -
% A0 h% U& `, r) ~  Element type:    SYMBOL PIN
  Class:           PIN

8 x% `' _3 I* R3 c. P2 b  PIN:          C254.1
  pinuse:       UNSPEC
+ a  C: S, E+ _  location-xy:  (-772.35 1153.00)
  part of net name:  DSCK#
  - - - - - - - - - - - - - - - - - - - -
5 a+ `% T" }9 q9 c' l6 D& G# B9 s  Element type:    RATSNEST TPOINT
  Class:           DRC ERROR CLASS
! J8 D: D! h3 @1 v  Subclass:        TOP
+ ~& [: A" Z' i) E6 b4 f1 r
  Name:            DSCK#.T.1

* b7 ~* i6 O( T. Q5 C2 K8 `: u  (-745.00 970.00)

  - - - - - - - - - - - - - - - - - - - -
5 m' {: v; e2 ^$ \; }
! B; {, `2 r# x

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

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