allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？
! V% G( l' F2 j* L9 b9 f+ J
错误如下：
0 J/ n+ M: L- _' ]# B& y# ~LISTING: 1 element(s)
% O! Y6 ]2 @6 R9 Q
           < DRC ERROR >
- S6 D3 s1 J$ W
/ ^' i% C' e9 \& n6 n  Class:           DRC ERROR CLASS
- ~% S7 i6 P, u' U! d* Q) j; s  Subclass:        ALL
  Origin xy:       (-772.35 1153.00)
8 ^3 T, S4 `' S/ a5 h! x  Constraint:      Net Schedule Topology
  Constraint Set:  ECS2
  Constraint Type: NET ELECTRICAL CONSTRAINTS

  Constraint value: VERIFY
  i! [/ q3 U! G4 @1 b3 [' V  Actual value:     DOES NOT VERIFY

& p  `) W& c& L9 w! m+ H  - - - - - - - - - - - - - - - - - - - -
  Element type:    SYMBOL PIN
/ ^) d4 p# L6 N7 M* l% c( ]# Z  Class:           PIN

  PIN:          C254.1
  q; r9 S8 V* o# _  pinuse:       UNSPEC
4 S/ O  a% o3 ?) u( h: j  location-xy:  (-772.35 1153.00)
  part of net name:  DSCK#
  - - - - - - - - - - - - - - - - - - - -
6 m: v$ T# U6 L8 K  E  Element type:    RATSNEST TPOINT
* y2 f! d1 ]% r3 `7 T& V* x. P  Class:           DRC ERROR CLASS
  Subclass:        TOP
  s& H& ?& I1 {/ M
2 u+ V. B/ Y7 B+ @  Name:            DSCK#.T.1

& m# W1 z) |  u  z  (-745.00 970.00)
6 g' L5 q* E, O) |# J
  - - - - - - - - - - - - - - - - - - - -


9 W) o5 x+ d$ R6 F# @+ U

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

ddddddddddddd