第一次画DDR2,没有经验，求指点！！

零零落落

" u6 J7 Z1 k. K- M2 F. z; M
# M! |; M1 m# M$ [) P说明：   信号层1：
* y3 I/ E! U8 f% P (1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。         
(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil
: J" s5 S' O9 [+ N4 f信号层2:
' l7 e5 B: z4 Z9 Q& X( y8 r(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
2 K5 |# m/ p0 T底层：6)VREF:线宽10mil
" J9 L0 M! V% C8 p(

( p0 F" d" d( z6 }
, ~  s) Q/ Y- v# |) S( J" x
( z' K) y- [' M7 v
+ \* V0 F; X9 V9 t; g# B% Y$ |

霹雳风雷

说明：   信号层1：6 ^; F9 v: _6 C9 O
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。
线宽是要算阻抗控制的，不知道你6mil有没有考虑，线间距是要考虑串扰等SI问题，不知道你是否有客户的要求         
(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil3 U" m; D7 Y" |) w( M$ {
" M$ ~/ V' Z. _; uBus和差分信号最好在同一层出线，其他没有问题
0 o% A# h# y, E% ?(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil% D/ X3 O# m0 O( N, f. a
+ d- F* f" A* ^控制命令不是特别重要，随便走走就好了，一般没有配等长要求
信号层2 @/ i2 ?* n# c5 i3 `
' b+ ~3 P- R. p1 F2 J4 S& U1 H, F(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
# J" Q& q% _) m: A8 H4 J- S  i地址线一般有等长要求，具体tolerance要看每个芯片的datasheet
底层：6)VREF:线宽10mil; V
VREF不重要，基本10mil也可以了，如果是多个DDR2的公用的话，最好再宽一点

yuwenwen

VREF最好在电源层分割一块给他。CLK线最好包地

myl593799546

霹雳风雷 发表于 2015-1-30 16:23
说明：   信号层1：6 ^; F9 v: _6 C9 O
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

" x0 O( u" P5 f* l5 I! x第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？

霹雳风雷

myl593799546 发表于 2015-2-1 23:44
" e$ ?6 X; }6 w9 C第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？

2 O7 L$ v: n: p( X每组线的数量不多，稍微绕一下，基本都可以出来的，自己尝试一下

钟爱淡蓝

确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

dzkcool

第一次能做到这个程度已经是非常人了

零零落落

霹雳风雷 发表于 2015-1-30 16:23
9 o! @6 v% [2 Z3 y. ?- r说明：   信号层1：6 ^; F9 v: _6 C9 O
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？差分线出有过孔，这个算等长的时候应该怎么算？地址线有等长要求是以时钟为参考么？

零零落落

yuwenwen 发表于 2015-1-30 16:30
VREF最好在电源层分割一块给他。CLK线最好包地

& u9 C: F, J' C$ E多谢指点，多谢！！
- u. J# d0 z5 ]5 Q0 _0 R% v- U4 X" j

零零落落

钟爱淡蓝 发表于 2015-2-2 14:13
确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

+ Q' B- a+ n( X/ L% l9 B) ^# K, y确定是第一次，第一次用ALLEGRO！！
7 \' N, n& l# y

零零落落

dzkcool 发表于 2015-2-2 14:51
% A6 |- C. o* v2 j9 r. ~第一次能做到这个程度已经是非常人了

* }  p' t4 j) r$ n6 e5 J' a第一次画，不知道绕线有没有问题

dzkcool

零零落落 发表于 2015-2-2 15:15
第一次画，不知道绕线有没有问题

, Z1 v) c. k8 T* @2 B不错，很好，你做的已经很到位了。
: q% X- q& C. [- I2 T# \

霹雳风雷

零零落落 发表于 2015-2-2 15:12
多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？这个你自己上网络上查找一下吧，网上很多的，这里说起来比较麻烦，
9 v9 E! }2 |+ d1 A/ ~- a$ s7 G差分线出有过孔，这个算等长的时候应该怎么算？
把孔的长度也计算了，在constraint中有个设置，实际上，对差分对来说没有什么影响，毕竟差分对都是同一层走，即使你要切换层的话，那切换孔的长度也是一样的。
5 t6 q3 L2 v& c# w  M& L# o地址线有等长要求是以时钟为参考么？
随你，没有什么具体要求，可以不参考他们
9 @) A5 m/ ~& @$ S
% ]; }+ I# R, N) ]
8 ^$ D& }$ @1 v* X! Q% Q

零零落落

霹雳风雷 发表于 2015-2-2 16:40
多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

0 z8 q8 `0 ]  i9 F多谢！！DDR2带端接电阻，等长约束设置是设置XNET，但是我这个差分队连在电阻两端了，然后在走到DDR，这个也是设置Xnet么，第一用ALLEGRO，就没弄明白怎么设置。我这绕线有什么问题么？十分感谢！！

owencai

楼主第一次都画的这么帅气，蛮厉害的，点个赞！