8层板叠层，不知道选择哪个方案比较合适

lihongfei_sky

1, T/G/S/P/G/S/P/B
: m' b5 I, x; Z; y! l2, T/P/G/S/G/S/P/B
. y% H! h& h* a: K; }. U3, T/G/S/G/P/S/P/B
+ d3 E% K5 A5 Q/ a' N) t三种想法不知道用那个最好，首先说说自己的理由：
从T到B按顺序G1，S1，G2，S2，P1,P2
1种由于信号比较敏感，给我的感觉是这个设计方案比较对称，信号质量没有后面的好，因为电源比较多得用2电2地。
! z9 {0 f/ Z& g: g& |2种这个首先S1信号层是最好的，其次放在S2里面，比较重要的都放在这里面，只是不够对称，
3种，对称，但是S1信号指令也不错，s2好像不好，而且p02离地太远，记得有人说过地和电源最好挨着，越近越好，实在是不好选择，希望朋友们帮个忙，多说说个方法得优点，缺点，如果有更好的办法请指教一下，
但是一定要2电2地，否则，很难弄，先谢过
还有T会有少量的线，B层也会有一些不是很重要的线，预先是这么估计的。

lihongfei_sky

怎么连个帮忙的没有，那我只能选择第一个了

steven

就用第一个吧，最常用的。

libsuo

两个地层之间的信号层对于布防敏感信号特别好；而电源层与地层相邻放置可以依赖平板电容效应获得良好的电源去耦效果。

# }. b. Z% i. Z* x0 @1 d1 w8 Z: @1  S1被2个地层包裹，可以起到良好的屏蔽效果。但是不如2中的S1效果好，S2紧邻地层，有良好的通量对消作用，P1是很好的电源选择，适于数字电源层布放，
4 ?( \3 ^/ w: q  k2  S1是最佳的敏感信号层选择，P1作为数字电源最佳选择，S2有良好的通量对消作用
3  S1是最佳的敏感信号层选择，P1作为数字电源最佳选择，S2离地层较远，效果不及1，2

1中的T也具有良好的通量对消作用，作为一般布线层是可以接受的。
4 q* n. p* Y( G5 Z. `, l. T, u: ]9 a5 M我觉得还有一种可以考虑的选择：T/G/S/P/S/P/G/B
6 v7 s' c2 [# o5 Z6 q& Z3 h2 i5 f3 D说说理由：首先，T，B都紧邻地层，有良好的通量对消作用，作为一般布线层是可以接受的；其次S1，S2，P1，P2被包在2地层之间，可以表现出良好的EMC效果。S1紧邻地层，用于布放敏感信号线，P2用于布放高速电源；P1，S2虽然未能与地层相邻，但是由于总体上被2地层包围，所以综合表现也比较好，EMC效果显著。
不知道这样行不行

noway

学习，学习。

lihongfei_sky

!!,谢谢版主的回答，谢谢你提出的说法，我想在电源不是很多的情况下可以能到到完成，版主所说的观点但是在电源较多，分布不均匀的时候，会不会出现问题，好像是记得论坛里面那位版主说过的，在信号回路上面是就近原则。例如pcb上面的BGA上的电源就达到了3个电源而且分布不均匀，不知道在形成回路的时候会不会出现问题，其实我在考虑的时候重点放在第二个和第三，因为把把单条数据线放置在S1处，差分线尽量放置在S2处，B尽量走一些复位了，片选线，应该都可以满足信号的需要，但是事情往往事与愿违，在预设计的时候我选择了第一条比较中庸的选法，因为不知道不对称和电源地分离太远会造成多大的影响，！！不知道我说的对不对，呵呵，我自己是这么理解的最后还是要谢谢版主支持，谢谢

chenlei2004

电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩:
% W' }3 ^; v1 \6 Q1. 每个走线层都必须有一个邻近的参考层(电源或地层);
% r, U; Z' F1 k9 a8 f' M2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;
; F: g; S+ I. Q) P8 v6 t下面列出从两层板到十层板的叠层：

$ m7 L2 M7 V* ?) b7 e. D2.1 单面板和双面板的叠层；
% A2 i: I! X9 V4 A' J# }1 R; h( l对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑；
单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
    关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。
  \% T; e) e# f) O3 u单、双层板通常使用在低于10KHz的低频模拟设计中:
 在同一层的电源走线以辐射状走线，并最小化线的长度总和；
 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。
 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。

2 Z1 C% l4 ?* g+ w; {9 D& N- a$ n2.2 四层板的叠层；
# \( i# l* n& [' ~. m推荐叠层方式：
2.2.1 SIG－GND(PWR)－PWR (GND)－SIG；
2.2.2 GND－SIG(PWR)－SIG(PWR)－GND；
对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。
9 Y$ Q# [4 Y" a! q* l对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看，这是现有的最佳4层PCB结构。主要注意：中间两层信号、电源混合层间距要拉开，走线方向垂直，避免出现串扰；适当控制板面积，体现20H规则；如果要控制走线阻抗，上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。另外，电源或地层上的铺铜之间应尽可能地互连在一起，以确保DC和低频的连接性。
" s2 a) O. W8 m- q! t3 E
2.3 六层板的叠层；
对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计
推荐叠层方式：
  Y: C& i  L& S; d2 }2.3.1 SIG－GND－SIG－PWR－GND－SIG；
对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对，每个走线层的阻抗都可较好控制，且两个地层都是能良好的吸收磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。
: N. r/ u( m. p2 C$ c$ i2.3.2 GND－SIG－GND－PWR－SIG －GND；
: @+ D) s9 M% r2 \9 {对于这种方案，该种方案只适用于器件密度不是很高的情况，这种叠层具有上面叠层的所有优点，并且这样顶层和底层的地平面比较完整，能作为一个较好的屏蔽层来使用。需要注意的是电源层要靠近非主元件面的那一层，因为底层的平面会更完整。因此，EMI性能要比第一种方案好。
小结：对于六层板的方案,电源层与地层之间的间距应尽量减小，以获得好的电源、地耦合。但62mil的板厚,层间距虽然得到减小,还是不容易把主电源与地层之间的间距控制得很小。对比第一种方案与第二种方案，第二种方案成本要大大增加。因此，我们叠层时通常选择第一种方案。设计时，遵循20H规则和镜像层规则设计。
2.4 八层板的叠层；
八层板通常使用下面三种叠层方式
2.4.1 由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下：
7 ]- U$ X( m! F4 S8 c1 Signal 1      元件面、微带走线层                     
2 Signal 2      内部微带走线层，较好的走线层（X方向）  
3 n9 l" @' _2 Q5 z0 A. c3 Ground                                             
4 Signal 3      带状线走线层，较好的走线层（Y方向）   
; }( y6 O% r# Y5 Signal 4      带状线走线层                           
6 Power                                             
9 {" p, L2 w5 I$ G7 Signal 5      内部微带走线层                          
8 Signal 6      微带走线层                              
0 Z  V3 I- B, C, v4 r
- i8 H, B3 H% F2.4.2 是第三种叠层方式的变种，由于增加了参考层，具有较好的EMI性能，各信号层的特性阻抗可以很好的控制
1 Signal 1      元件面、微带走线层，好的走线层         
1 ]! J1 Z% `, o4 s/ M+ u5 P+ ^5 q. F2 Ground      地层，较好的电磁波吸收能力              
3 Signal 2      带状线走线层，好的走线层               
, k. n. U) e8 J8 y4 Power      电源层，与下面的地层构成优秀的电磁吸收  
5 Ground      地层                                    
6 Signal 3      带状线走线层，好的走线层               
3 D( r. S! m  u  v/ a0 v: r7 Power      地层，具有较大的电源阻抗               
8 Signal 4      微带走线层，好的走线层                  
8 @1 D9 f* n5 H' S2 X
2.4.3 最佳叠层方式，由于多层地参考平面的使用具有非常好的地磁吸收能力。
1 Signal 1      元件面、微带走线层，好的走线层         
1 C$ N. m0 V- e% w: H2 Ground      地层，较好的电磁波吸收能力              
5 U# b% k8 o5 T& d3 Signal 2      带状线走线层，好的走线层               
5 x/ z* Z- R8 U$ B4 Power      电源层，与下面的地层构成优秀的电磁吸收  
5 Ground      地层                                    
/ F3 \. X9 G: C, ^5 m6 Signal 3      带状线走线层，好的走线层               
: q7 V5 H% V  q6 j7 Ground      地层，较好的电磁波吸收能力              
* p( \* y& S, S0 r8 Signal 4      微带走线层，好的走线层                  

- Z' m) r4 l1 K# [7 C: ]2.5 小结
  u2 s( E3 U' C7 T- }2 Z对于如何选择设计用几层板和用什么方式的叠层，要根据板上信号网络的数量，器件密度，PIN密度，信号的频率，板的大小等许多因素。对于这些因素我们要综合考虑。对于信号网络的数量越多，器件密度越大，PIN密度越大，信号的频率越高的设计应尽量采用多层板设计。为得到好的EMI性能最好保证每个信号层都有自己的参考层。

chenlei2004

建议用8层板最佳叠层方式

天空之城

我公司一般采用如下叠层
4 J8 U; e; h' G
Signal 1
GND 2
POWER 3
Signal  4
Signal  5
GND 6
POWER 7
Signal  8
3 q$ M; R8 D- T- {; T# K1 z
& d: T% }8 O. V, e( P0 H: k2 i. i2 M这样的平板电容效应最好
同时中间的线层采用厚点的介质隔离，减少串扰

lihongfei_sky

方法越来越多了，更不知道选择那个了，谢谢所有楼上的朋友，从各位得方法中发现了一个规律就是都很对称，看来叠层对称性，是设计叠层一个很重要的考虑要素，只知道如果pcb不对称容易变形，呵呵不知道我的说法对不对，请有过经验的朋友解释一下

libsuo

原帖由 lihongfei_sky 于 2008-9-9 10:42 发表
) c: Y& B% b7 U& }9 `, s4 U方法越来越多了，更不知道选择那个了，谢谢所有楼上的朋友，从各位得方法中发现了一个规律就是都很对称，看来叠层对称性，是设计叠层一个很重要的考虑要素，只知道如果pcb不对称容易变形，呵呵不知道我的说法对不对， ...

3 W# Y( w- {# y; f: j考虑PCB叠层顺序的目标是为了产品具有更好的信号完整性、电源完整性，EMI、EMC性能，以及传输线阻抗可控，叠层对称性带来的不易变形只是次要目标。
; Z5 T! B! p3 U; f. K% T
$ Q- |/ E5 _6 l- e[ 本帖最后由 libsuo 于 2008-9-10 08:38 编辑 ]

navy1234

8层叠层设计
我公司一般采用如下叠层0 E, `( p+ D0 Q6 s
EDA365论坛网: I. c* x6 q6 [8 t
/ c" {: o6 j; I2 h2 K4 `* {Signal 1
' ~" Z0 o2 G2 D7 b( [% D; uPCB论坛网站|PCB layout设计|高速PCB设计|SI仿真设计GND 2www.eda365.com1 w' r5 [- u& Z) o: P' |
POWER 3PCB论坛论坛|PCB layout设计|高速PCB设计|SI仿真设计0 Z- A0 \- O& u% _$ Y* B
& k# K$ d, Q/ E* O1 Y. z  JSignal  4
; Q/ g. l7 Z/ C9 j2 N/ M' x, m: }# B3 g( RPCB论坛网站|PCB layout设计|高速PCB设计|SI仿真设计Signal  5www.eda365.com8 a, ?+ m% c, O( J. [
GND 6
( m, Z7 t6 b: Ewww.eda365.comPOWER 7
: ?+ [1 R6 F4 C0 QPCB论坛网站|PCB layout设计|高速PCB设计|SI仿真设计Signal  8
3 A8 j5 W- ]( ^9 k5 XPCB论坛论坛|PCB layout设计|高速PCB设计|SI仿真设计
4 J; k# `8 A/ M  N$ i# UPCB论坛网站这样的平板电容效应最好
7 Z% Z, V3 K, R9 o: h, GPCB论坛网站同时中间的线层采用厚点的介质隔离，减少串扰
最好要在TOP和BOT层铺地.我同意这种叠层方法,而且绝对对称.

lihongfei_sky

谢谢各位的回答，我已经做出了选择，还是选择第一种方案，就是
T-G-S-P-G-S-P-B
6 {0 {9 [- C+ K/ L" A$ _! k最常用，而且以前也用过这种方法，
P1尽量保持电源面完整，P2分割，S1走敏感线，S2走一些差分线，这样估计可能打倒目标

yun12

关键是你做什么产品  高速器件有多少  最高频绿多少   等来确定

eric58

谢谢各位的回答，我已经做出了选择，还是选择第一种方案，就是
T-G-S-P-G-S-P-B
最常用，而且以前也用过这种方法，
P1尽量保持电源面完整，P2分割，S1走敏感线，S2走一些差分线，这样估计可能打倒目标
lihongfei_sky 发表于 2008-9-12 11:35

% T7 d, Z- H" \) Z/ ^: M还得看板子的叠合方法。
G-S1, P1-G,S2-P2明显是CORE.  S1靠近G，离P1要远很多才对，所以，P1可以分割，它对S1信号的完整性影响不大；同样的道理，P2保持电源完整，这样S2和B的信号就好走很多，S2走高速差分是没有问题的，高速并行总线就少走点。
其实，在正片层走电源也是一种很好的解决办法，比如B层走电源，第7层就可以变成地了， 那么信号就好处理多了。