时钟发生器

微笑的记忆

1、时钟发生器clkgen利用外来的时钟信号clk生成一系列时钟信号，clk1、fetch、alu_clk，并送往cpu的其他部件。
0 W! d3 }. _! d$ R& g$ I! p2、其中，fetch是外来时钟clk的8分频信号。
3、clk1信号用作指令寄存器的时钟信号。
  F9 e4 i9 ?/ |8 N. c4、alu_clk则用于触发算术逻辑运算单元（8位）。
5 j. y* T/ W) W2 b$ T- }) X
5 D6 h4 _7 u  L, R+ P4 ]按以上要求用verilog写出时钟发生器。
0 Q. ~: L7 _/ `$ R
以下是我写的，但是呢，其中的alu_clk不知道要怎么写。请教大神，还有，如果代码写的不是很规范，写的不是很简洁，请帮改下，或许你的一句话就会帮我打开一扇窗户，让我更加了解verilog。谢谢！{:soso__187047450382421961_3:}
3 _* f3 f( v* [; n& |module clk_gen(clk,rst,fetch,clk1,alu_clk);
input clk,rst;
1 M, r3 \1 e, S' Poutput fetch;            //clk的8分频，用来控制地址多路器，输出指令地址与数据地址
output clk1;             //控制指令寄存器，累加器，状态控制器的时钟
5 d6 M9 A3 O! h3 X; v' Joutput alu_clk;          //控制算术逻辑运算单元的时钟
reg [2:0] count;
" m: T$ Q3 w6 |- Nreg fetch;
1 j7 B$ ^$ O% Nreg alu_clk;
4 L1 p) w3 w3 Q8 ^$ |//reg [2:0] N;
5 Y0 z7 M8 ?- H, |! y; M//reg clk1;
assign clk1 = ~clk;       //原输入，原输出
; d" ~. G' r7 eparameter N=8;            //对clk进行八分频处理之后赋值给fetch
- F$ V& W+ [1 l! |' Talways @ (posedge clk)
        begin
                if (rst)
7 j$ a3 @& D# h. `9 Y3 c) K                        begin
8 y- ?. B2 E! Q) O                                fetch <= 1'b0;        
                                //clk1 <= 1'b0;
                                count <= 1'b0;
, V) f0 [# O6 V0 K$ H$ u) `7 S                                alu_clk <= 1'b0;
                        end
: `$ H: ~; h& X8 |) u1 [- J$ E        else if(count<=(N/2-1))
                                count <= count + 1;
: ]+ A3 ]' c: ]8 B. R        else
/ g( S0 E! i. c                        begin       
                                count <= 1'b0;
                                fetch <= ~clk;
) t- |, R& I  Q" |" N) ~                        end
4 K* o5 _' `7 @        end
  g! e2 o* E1 |       
endmodule