关于ALLEGRO PACKAGE DESIGNER的延时计算的问题

EdisonZheng · 发表于 2021-9-10 00:47

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封装设计的层叠如下

问题描述：
1.走线在CU-2层，CU-1和CU-3都是地平面，DK统一为3.3，按照理论计算，传输速度是153.8ps/inch，但是根据APD自动计算的走线延时推算，传输延时只有128.9ps/inch，和理论不符。
2.切换到allegro PCB设计界面，同样的设置，按照软件自动计算的走线延时反推，传输延时和理论完美一致，都是153.8ps/inch。

请教高手，APD中为什么会和理论计算有差异？是封装有什么特殊考虑，还是就是软件bug？

EdisonZheng · 发表于 2021-9-10 00:51

补充层叠设计图

敢敢 · 发表于 2021-9-15 15:07

:lol:lol:lol:lol:lol:lol

killer00 · 发表于 2021-9-16 11:41

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[仿真讨论] 关于ALLEGRO PACKAGE DESIGNER的延时计算的问题

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