SiP—创新芯片设计的一把快刀

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作为“超越摩尔”的特制化技术，SiP(系统级封装，System in Package)将在5G这座巨大的“冰山”下，悄然推动封装产业的板块运动。
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SIP vs SOC

7 O9 I1 s9 k) v, h0 f% G; A2 ~" o首先，与SoC相同的是，SiP是在SoC设计理念基础发展出来的一种IC封装技术，指将多颗芯片或单芯片与电阻器、电容器、连接器、晶振、天线等被动组件封装在一起，构成更为一个具有一定功能的电路系统。其架构中一般都会包含逻辑组件、内存组件等。
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而与SoC不同的是，SiP是从封装的角度出发，以并排或叠加的封装方式，将多种功能芯片，包括处理器、存储器等集成在一个封装内，从而实现一个基本完整的功能。
0 l5 l* v1 Q  y  W5 [+ t2 c6 ?从一定程度讲，SiP是SoC技术在纳米时代的裂变。随着SoC制程从微米进入纳米，单一集成电路芯片内所能容纳的晶体管数目愈来愈多，业界通过提高SoC整合度满足用户对低功耗、低成本及高效能的要求。但是当半导体制程进入纳米时代后，SoC所面临的各种问题，如制程微缩瓶颈，成本愈来愈大，异质(Heterogeneous)整合困难，产品生命周期变短等，这为SiP技术带来了崭新的发展机会。
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1 g: i0 F' s: O5 n6 @$ ?SiP包括：
多芯片模组(Multi-chip Module；MCM)技术、
$ b  p  M$ u6 s. w/ A" e7 j2 P多芯片封装(Multi-chip Package；MCP)技术、
芯片堆叠(Stack Die)、
/ [; u- p9 H' z( e1 I& j  v7 @PoP(Package on Package)、
PiP(Package in Package)，
以及将主/被动组件内埋于基板(Embedded Substrate)等技术。

4 ^/ O% \4 u) _) L) _0 X4 ^5 D对于SoC来讲，模块是由硅片连接，其速度、性能都是被硅片天生的性能所限制。理论上要比SiP更具有优势，但在实际封装上，各模块无法做到性能的全面最优，这就不得不在性能上进行妥协，这使得在设计上无法灵活自如，此外，较低的良率也是SOC无法大规模应用的原因。
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. ^3 v6 \2 U- G3 i对于SIP就没有那么多烦恼，它似乎是解决系统桎梏的胜负手。它把多个半导体芯片和无源器件封装在同一个芯片内，组成一个系统级的芯片，而不再用PCB板来作为承载芯片连接之间的载体，可以解决因为PCB自身的先天不足带来系统性能遇到瓶颈的问题。以处理器和存储芯片举例，因为系统级封装内部走线的密度可以远高于PCB走线密度，从而解决PCB线宽带来的系统瓶颈。举例而言，因为存储器芯片和处理器芯片可以通过穿孔的方式连接在一起，不再受PCB线宽的限制，从而可以实现数据带宽在接口带宽上的提升。
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+ E4 T7 j+ \# r  a1 n- _2 k. V) Q其中在SiP整合封装中，关键的技术就在于SiP封装体中的芯片或功能模组的芯片内互连技术(Interconnection)，在一般简单形式或是对芯片体积要求不高的方案中，运用打线接合(Wire Bonding)即可满足多数需求，而打线接合形式芯片多用Side by Side并列布局为主，当功能芯片数量多时，芯片的占位面积就会增加，而若要达到SiP封装体再积极微缩设计，就可改用技术层次更高的覆晶技术(Flip Chip)或是Flip Chip再搭配打线接合与IC载板(Substrate)之间进行互连。

- q/ Y4 Q- P, v- G+ w8 _在SiP整合封装中，关键技术在于SiP封装体中的芯片或功能模组芯片内的互连技术，在一般简单形式或是对芯片体积要求不高的方案中，运用打线接合(Wire Bonding)即可满足多数需求，而打线接合形式芯片多用Side by Side并列布局为主。 到目前为止，也有2.5D和更复杂的3D形态。
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: d1 U' \0 @" ]7 g7 M! b8 w! ]EMI屏蔽技术

& N$ {9 _2 a6 q+ H9 e% r. Y从集成度来看，虽然SiP逊色于SOC，但随着电子产品升级迭代的速度需求日益增强，加上SiP具有更广泛的量产前景，因此业界普遍看好SiP的应用趋势。尤其是在手机封装领域，如今的移动设备向着轻薄短小的方向发展，手机行业是这一方向的前锋，它的薄型化，得益于多方面技术的进步，包括SiP、PCB、显示屏等技术，其中关键的技术之一就是EMI屏蔽技术。传统的手机EMI屏蔽是采用金属屏蔽罩，屏蔽罩在横向上要占用宝贵的PCB面积，纵向上也要占用设备内部的立体空间，是设备小型化的一大障碍。由此也诞生出两大全新的屏蔽技术：
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6 p. O% H  {" }共形屏蔽
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共形屏蔽（Conformal shielding）是将屏蔽层和封装完全融合在一起，模组自身就带有屏蔽功能，芯片贴装在PCB上后，不再需要外加屏蔽罩，不占用额外的设备空间，从而解决这一难题。此方法也可以在SiP模组中使用或者Overmolded shielding将屏蔽罩封装在塑封体内。
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$ j/ w: n. Z: s! B但对于复杂的SiP封装，将AP/BB、Memory、WiFi/BT、FEM等集成在一起，封装内部各子系统之间也会相互干扰，需要在封装内部进行隔离。另外，对于大尺寸SiP封装，其整个屏蔽结构的电磁谐振频率较低，加上数字系统本身的噪声带宽很宽，容易在SiP内部形成共振，导致系统无法正常工作。
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3 ^; `1 E* ]& A- ~$ \这里Compartment shielding（划区屏蔽）除了可用于封装外部屏蔽，还可以对封装内部各子系统模块间实现隔离。其由Conformal shielding技术改进而来，用激光打穿塑封体，露出封装基板上的接地铜箔，灌入导电填料形成屏蔽墙，并与封装表面的共形屏蔽层一起将各子系统完全隔离开。另外，划区屏蔽将屏蔽腔划分成小腔体，减小了屏蔽腔的尺寸，其谐振频率远高于系统噪声频率，避免了电磁共振，从而使得系统更稳定。
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总的来说，共形（Conformal）和划区（Compartmental）屏蔽方案应用灵活广泛：

4 V8 S( o2 c% e# y% r& c$ w3 j· 最大限度减少封装中的杂散和EMI辐射
+ n3 I  @$ {& o4 d1 J( y+ R" c' H· 最大限度减少系统中相邻器件间的干扰
' {. p' R6 @2 @/ `· 器件封装横向和纵向尺寸增加几乎为零
· 节省系统特殊屏蔽部件的加工和组装成本
- H, f0 `, {: M7 |6 I· 节省PCB面积和设备内部空间
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; y2 S5 C8 W& D8 W6 _共形屏蔽技术可以解决SiP内部以及周围环境之间的EMI干扰，对封装尺寸和重量几乎没有影响，具有优良的电磁屏蔽性能，可以取代大尺寸的金属屏蔽罩。
  N; Y! L3 B% M$ A$ H) |共形屏蔽技术在业界最常见的使用的方法是PVD物理气相沉积腔室。

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$ Q$ i8 O' q% p4 r3 d4 g  t2 x目前，公司已成为华为、苹果、小米、联想、oppo、vivo、Coolpad等国内外众多知名消费电子品牌的电子胶黏剂的主要供应商，其销量在细分领域国内第一、国际第三，主要两家竞争对手均为世界五百强公司。

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底部填充胶（undeRFill）
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说完SiP，就不得不提到它的粘合材料—底部填充剂（胶），它是在电子行业实际应用中的最普遍的胶水。最专业的解释是：作为一种单组分环氧密封剂，用于CSP或BGA底部填充制程。它能形成一致和无缺陷的底部填充层，能有效降低由于硅芯片与基板之间的总体温度膨胀特性不匹配或外力造成的冲击。受热时能快速固化。较低的粘度特性使得其能更好的进行底部填充；较高的流动性加强了其返修的可操作性。”
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芯片大规模量产上市的硬性标准就是可靠性，因此底填胶的质量就必须经得住考验。底填胶大体可分为两种形式：硅芯片级底填和用于芯片和主板的板级底填产品线。
5 D; k1 c1 ]- SUnderfill的填充并非通过外加压力达到粘合效果，而是凭借“毛细作用”，业内称为capillary underfill。
underfill组成成分包含：
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1.填充料SiO2——决定可靠性的主力军；
% F- `( C0 X+ Q3 h: K2.环氧树脂
3.固化体系
4.其余添加剂
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对于如此多的SiP封装种类来讲，他们对于underfill的质量也有着一定要求：
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) ]' ^# p( O- M8 S% K间距、窄隙、芯片间距、更薄的芯片，这些主要特征将会要求underfill要有更好的流动性；

总结-SiP 形势大好
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得益于SIP封装高灵活度、高集成度、低成本、小面积、高频高速、生产周期短等特点，不仅在工业应用和物联网领域，手机以及智能手表、智能手环、智能眼镜等领域也有非常广阔的市场。据悉苹果公司已在产品中更大范围采用了SiP设计，有望加速这项技术在高端TWS耳机市场的普及。

; ?2 A: x# x- }: t/ m目前全世界封装的产值只占集成电路总值的10%，而SIP的出现很可能将打破目前集成电路的产业格局，改变封装仅仅是一个后续加工厂的状况。未来集成电路产业中也许会出现一批结合设计能力与封装工艺的实体，掌握有自己品牌的产品和利润。当SIP技术被封装企业掌握后，封装业的产值可能会出现一定幅度的提高。

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是的，而与SoC不同的是，SiP是从封装的角度出发，以并排或叠加的封装方式，将多种功能芯片，包括处理器、存储器等集成在一个封装内，从而实现一个基本完整的功能。* ]2 a$ O" {0 Y: g* C7 ` 从一定程度讲，SiP是SoC技术在纳米时代的裂变。随着SoC制程从微米进入纳米，单一集成电路芯片内所能容纳的晶体管数目愈来愈多，业界通过提高SoC整合度满足用户对低功耗、低成本及高效能的要求。但是当半导体制程进入纳米时代后，SoC所面临的各种问题，如制程微缩瓶颈，成本愈来愈大，异质(Heterogeneous)整合困难，产品生命周期变短等，这为SiP技术带来了崭新的发展机会。