三维封装先进技术发展

weqewq

从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。现在需要让跑龙套三十年的封装技术走到舞台中央。
/ f9 M. E8 u  ?0 @- h/ {) x0 N
日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出，随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多功能化成为集成电路产业发展的新的引擎。在人工智能、自动驾驶、5G 网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈，发展迅猛。

4 `; ~- Q4 h9 Z9 }一、先进封装发展背景
封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进。随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。

- z1 C6 C2 c3 t) D9 z" @于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展，封装技术跟随发展。高性能芯片需要高性能封装技术。进入 2010 年后，中道封装技术出现，例如晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技术的产业化，极大地提升了先进封装技术水平。
' s) p7 s5 \+ U; ?- [6 t
  [! u5 w; u5 B+ H当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高频、三维方向发展。
1 ?7 ~; B% q9 M0 v, \
图 1 展示了当前主流的先进封装技术平台，包括 Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer 等 7 个重要技术。其中绝大部分和晶圆级封装技术相关。支撑这些平台技术的主要工艺包括微凸点、再布线、植球、C2W、W2W、拆键合、TSV 工艺等。先进封装技术本身不断创新发展，以应对更加复杂的三维集成需求。当前，高密度 TSV 技术 /Fan-Out 扇出技术由于其灵活、高密度、适于系统集成，而成为目前先进封装的核心技术。

图 1 先进封装技术平台与工艺

9 q- x9 v. z1 G封装技术的发展得益于互连技术的演进和加工精度的显著提高。目前三种主要用于集成电路（IC）芯片封装的互连技术分别为：引线键合技术（Wire Bond，WB）、倒装芯片技术（Flip Chip，FC）和硅通孔技术（Through Silicon Via，TSV）。由于现代微电子晶圆级加工能力的大幅度提升，晶圆级封装的布线能力亿达到微米量级。从线宽互连能力上看，过去 50 年，封装技术从 1000μm 提高到 1μm，甚至亚微米，提高了 1000 倍。微凸点互连节距也从几百微米，发展到当前 3D IC 的 40 微米节距，很快将发展到无凸点 5 微米以下节距。
6 t1 s8 h1 A% O( y

图 2 主要封装技术发展

二、三维封装技术发展
4 z6 m! G+ v* @9 a( ^( x  a1、2.5D/3D IC 技术

1.1 2.5D

为解决有机基板布线密度不足的问题，带有 TSV 垂直互连通孔和高密度金属布线的硅基板应运而生。连接硅晶圆两面并与硅基体和其他通孔绝缘的电互连结构，采用 TSV 集成，可以提高系统集成密度，方便实现系统级的异质集成。

带有 TSV 的硅基无源平台被称作 TSV 转接板（Interposer），应用 TSV 转接板的封装结构称为 2.5D Interposer。在 2.5D Interposer 封装中，若干个芯片并排排列在 Interposer 上，通过 Interposer 上的 TSV 结构、再分布层（Redistribution Layer，RDL）、微凸点（Bump）等，实现芯片与芯片、芯片与封装基板间更高密度的互连。其特征是正面有多层细节距再布线层，细节距微凸点，主流 TSV 深宽比达到 10:1，厚度约为 100μm。

台积电 2008 年底成立集成互连与封装技术整合部门，2009 年开始战略布局三维集成电路（3D IC）系统整合平台。2010 年开始 2.5D Interposer 的研发，2011 年推出 2.5D Interposer 技术 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 纳米工艺，线宽可以达到 0.25μm，实现 4 层布线，为 FPGA、GPU 等高性能产品的集成提供解决方案。赛灵思（Xilinx）型号为“Virtex-7 2000T FPGA”的产品是最具代表性的 CoWoS 产品之一。
- {& Z- Q. H0 R  v& X

图 3 赛灵思 Virtex-7 2000T FPGA 结构示意图

如图 3 所示，基于 2.5D 转接板技术的 Virtex-7 2000T FPGA 产品将四个不同的 28nm 工艺的 FPGA 芯片，实现了在无源硅中介层上并排互联，同时结合微凸点工艺以及 TSV 技术，构建了比其他同类型组件容量多出两倍且相当于容量达 2000 万门 ASIC 的可编程逻辑器件，实现了单颗 28nm FPGA 逻辑容量，超越了摩尔定律限制。赛灵思借助台积电（TSMC）的 2.5D-TSV 转接板技术平台在 2011 年实现小批量供货。

注：芯思想研究院指出，真正引爆 CoWoS 的产品是人工智能（AI）芯片。2016 年，英伟达（Nvidia）推出首款采用 CoWoS 封装的绘图芯片 GP100，为全球 AI 热潮拉开序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封装；2017 年英特尔（Intel）的 Nervana 也不例外的交由台积电代工，采用 CoWoS 封装。因成本高昂而坐冷板凳多年 CoWoS 封测产能在 2017 年首度扩充。

1.2 3D IC-HBM
6 s% l, x( L( p5 z' z1 d5 y
高密度 TSV 的第二个重要应用产品是高带宽存储器（HBM）。TSV 技术在解决存储器容量和带宽方面具有决定性作用，通过高密度 TSV 技术垂直互连方式，将多个 DDR 芯片堆叠在一起后和 GPU 封装在一起，形成大容量，高位宽的 DDR 组合阵列提升存储器容量和性能。

2013 年 10 月 HBM 成为了 JEDEC 通过的工业标准，首个使用 HBM 的设备是 AMD Radeon Fury 系列显示核心。

2016 年 1 月第二代 HBM（HBM2）成为工业标准。2016 年英伟达发布的新款旗舰型 Tesla 运算加速卡 Tesla P100、超微半导体（AMD）的 Radeon RX Vega 系列、英特尔的 Knight Landing 就采用了 HBM2。
1 j7 I1 Z! q. r2 }. S
% L8 [: D& {( t1 k: B例如，AMD Radeon Vega GPU 中使用的 HBM2，由 8 个 8Gb 芯片和一个逻辑芯片通过 TSV 和微凸点垂直互连， 每个芯片内包含 5000 个 TSV，在一个 HBM2 中，超过 40000 个 TSV 通孔。
) B% Y' R- r0 O+ i4 G+ j5 n
HBM 堆叠没有以物理方式与 CPU 或 GPU 集成，而是通过细节距高密度 TSV 转接板互连，HBM 具备的特性几乎和芯片集成的 RAM 一样，因此，具有更高速，更高带宽。适用于高存储器带宽需求的应用场合。
+ k. N; I. e6 E& w7 j; m# g
于大全博士评价：HBM 与 CPU/GPU 通过 2.5D TSV 转接板技术的完美结合，从芯片设计、制造、系统封装呈现了迄今为止人类先进的电子产品系统。而我国在这个尖端领域全面落后，亟需协同创新。

于大全博士在报告分享中指出，当前，TSV 开孔在约 10μm，深宽比在约 10：1，微凸点互连节距在 40-50μm。在有源芯片中，由于 TSV 本身占据面积较大，且有应力影响区，因此，亟待进一步小型化，降低成本。从技术发展来看，TSV 开口向着 5μm 以下，深宽比 10 以上方向发展，微凸点互连向着 10μm 节距、无凸点方向发展。

图 4 高性能 3D TSV 产品路线图

图 4 总结了近几年高性能 3D TSV 产品路线图，可以看到越来越多的 CPU、GPU、存储器开始应用 TSV 技术。一方面是 TSV 技术不断成熟，另一方面，和高性能计算、人工智能的巨大需求牵引分不开。
8 X7 t- {( n3 ]
' b1 B) |; s8 f% K5 {1.3 各家 3D IC 技术
. j8 o8 t, }! e
( A) v$ V) ~7 I5 c4 F' i: k1.3.1 台积电 SoIC

0 \: |( W3 e2 f+ \3 X8 f根据 2018 年 4 月台积电在美国加州 Santa Clara 的 24 届年度技术研讨会上的说明，SoIC 是一种创新的多芯片堆叠技术，是一种将带有 TSV 的芯片通过无凸点混合键合实现三维堆叠。

% M$ V# w3 m  Q' x5 F, p2 _SoIC 技术的出现表明未来的芯片能在接近相同的体积里，增加双倍以上的性能。这意味着 SoIC 技术可望进一步突破单一芯片运行效能，更可以持续维持摩尔定律。

! P: ], ~5 @/ Q  X5 k0 S据悉 SoIC 根植于台积电的 CoWoS 与多晶圆堆叠（WoW，Wafer-on-Wafer）封装，SoIC 特别倚重于 CoW（Chip-on-wafer）设计，如此一来，对于芯片业者来说，采用的 IP 都已经认证过一轮，生产上可以更成熟，良率也可以提升，也可以导入存储器芯片应用。

更重要的是，SoIC 能对 10 纳米或以下的制程进行晶圆级的键合技术，这将有助于台积电强化先进工艺制程的竞争力。
$ l7 \4 J/ ~5 P- u
$ Z. p! l+ @+ }: o在 2018 年 10 月的第三季法说会上，台积电给出了明确量产的时间，2021 年 SoIC 技术就将进行量产。
" o1 u2 b3 `+ H& `& W5 c
/ s3 x* K, G+ }1.3.2 英特尔 3D 封装技术 Foveros

英特尔在 2014 年就首度发表高密度 2.5D 芯片封装技术 EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接），表示该技术是 2.5D 封装的低成本替代方案；在 2018 年的 HotChip 大会上，发布了采用高密度 2D 芯片封装技术 EMIB 封装的芯片；EMIB 能够把采用不同节点工艺（10nm、14nm 及 22nm）和不同材质（硅、砷化镓）、不同功能（CPU、GPU、FPGA、RF）的芯片封装在一起做成单一处理器。英特尔表示，EMIB 技术首先与典型的 2.5D 封装采用硅中介层不同，EMIB 是在两个互连芯片的边缘嵌入的一小块硅，直到“桥梁”的作用；其次 EMIB 对芯片尺寸大小没有限制，从而在理论上保证了异质芯片的互连。
- t$ l( i8 s9 V# N9 q$ O
2018 年 12 月，英特尔首次展示了逻辑计算芯片高密度 3D 堆叠封装技术 Foveros，采用 3D 芯片堆叠的系统级封装（SiP），来实现逻辑对逻辑（logic-on-logic）的芯片异质整合，通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。
3 _( q" S" c. o0 P+ N) A4 t& a
! k+ g& Y$ Q; V9 U% R英特尔表示，Foveros 为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。Foveros 有望首次将芯片的堆叠从传统的无源中间互连层和堆叠存储芯片扩展到 CPU、GPU 和人工智能处理器等高性能逻辑芯片。
& a( `6 R' t& @5 ]& H1 c- a9 K6 v
为结合高效能、高密度、低功耗芯片制程技术的装置和系统奠定了基础。Foveros 预期可首度将 3D 芯片堆栈从传统的被动硅中介层（passive interposer）和堆栈内存，扩展到 CPU、GPU、AI 等高效能逻辑运算芯片。

Foveros 提供了极大的灵活性，因为设计人员可在新的产品形态中“混搭”不同的技术专利模块与各种存储芯片和 I/O 配置。并使得产品能够分解成更小的“芯片组合”，其中 I/O、SRAM 和电源传输电路可以集成在基础晶片中，而高性能逻辑“芯片组合”则堆叠在顶部。

英特尔 Foveros 技术以 3D 堆栈的 SiP 封装来进行异质芯片整合，也说明了 SiP 将成为后摩尔定律时代重要的解决方案，芯片不再强调制程微缩，而是将不同制程芯片整合为一颗 SiP 模块。

% E: C$ r3 s1 ~9 s$ D5 \8 n例如可以在 CPU 之上堆叠各类小型的 IO 控制芯片，从而制造出兼备计算与 IO 功能的产品；也可以将芯片组与各种 Type-C、蓝牙、WiFi 等控制芯片堆叠在一起，制造出超高整合度的控制芯片。

4 e: l4 `4 J' f5 }$ i7 k据悉，英特尔从 2019 年下半年开始推出一系列采用 Foveros 技术的产品。首款 Foveros 产品将整合高性能 10nm 计算堆叠“芯片组合”和低功耗 22FFL 基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。

1 r+ j9 d5 J" |5 o0 }5 q* x1.3.3 英特尔 2D/3D 技术融合 Co-EMIB
- ?: v! f8 J' ?+ J* L0 p  F
EMIB 封装和 Foveros 3D 封装技术利用高密度的互连技术，让芯片在水平和垂直方向上获得延展，实现高带宽、低功耗，并实现相当有竞争力的 I/O 密度。

2019 年公司发布了 Co-EMIB 技术，这是在 2D EMIB 技术的升级版，能够将两个或多个 Foveros 元件互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶片性能。
8 E) O! t  h2 {( A; N; n6 l& Y
半导体产业界都在不断的去推动先进多芯片封装架构的发展，更好的满足高带宽、低功耗的需求。前面介绍的 EMIB、Foveros、Co-EMIB 等先进封装技术仅仅只是物理层面的，除此之外，IO 接口技术和互连技术也是实现多芯片异构封装的关键因素。
7 r+ x: q! w/ K9 c# `
英特尔表示，公司互连技术的研发主要体现正在三个方向：用于堆叠裸片的高密度垂直互连、实现大面积拼接的全横向互连、带来高性能的全方位互连。希望可以实现更高带宽和低延迟。
" b" `& O7 k! S
2、扇出（Fan-Out）封装技术

扇出封装技术相比扇入（Fan-in）封装，对于芯片 I/O 数目、封装尺寸没有限制，可以进行多芯片的系统封装；同时晶圆级扇出技术取消了基板和凸点，不需倒装工艺，具有更薄的封装尺寸、优异的电性能、易于多芯片系统集成等优点。

/ c) x) D, t$ N英飞凌于 2004 年推出 eWLB（Embedded Wafer Level BGA）就是典型的扇出封装技术，后来授权给日月光（ASE）、星科金朋（STATS ChipPAC，被长电科技收购）、 Nanium（被 Amkor）收购；飞思卡尔（Freescale）几乎与英飞凌同时提出了类似概念，被称为 RCP 技术，2010 年授权给 Nepes。
) }7 ~9 c+ \3 R( Q$ V1 l3 e6 E
应用模塑料扇出的 eWLB 封装技术最主要的难点是由于 CTE 不匹配带来的翘曲问题，这导致对准精度差、圆片拿持困难。另外芯片在贴片和塑封过程中以及塑封后翘曲导致的位置偏移，对于高密度多芯片互连是一个巨大挑战。
! `! p: r' Y* K0 c' b$ b
随着扇出封装工艺技术逐渐成熟，成本不断降低，同时加上芯片工艺的不断提升，扇出封装将出现爆发性增长。
6 z) Z) t* E) a7 v; f. ?0 t
! e; E7 M+ j/ c2.1 台积电 InFO
3 W- L" u; z9 n  d$ I: w
扇出封装最具代表性的是台积电研发的 InFO 技术，InFO 带动了整个业界研发三维扇出堆叠技术的热潮。
9 v" N. n. x/ z  x8 y% ^
InFO 是将 CoWoS 结构尽量简化，最后出来一个无须硅中介层的精简设计，可以让芯片与芯片之间直接连结，减少厚度，成本也相对较 CoWoS 低廉，但又能够有良好的表现，适用于追求性价比的移动通信领域，在手机处理器封装中，减低 30%的厚度，腾出宝贵的手机空间给电池或其他零件。这就是 2016 年首次开始在苹果的 A10 处理器中采用 InFO 封装，首度用在苹果 iPhone 7 与 iPhone 7Plus 中。InFO 成为台积电独占苹果 A 系列处理器订单的关键。

图 5 台积电 InFO 技术

" V0 n! \) o$ q9 J, S  G2 K8 u图 5 展示了台积电 InFO 技术，通过将芯片埋入模塑料，以铜柱实现三维封装互连。InFO 技术为苹果 A10、A11、A12 处理器和存储器的 PoP 封装提供了新的封装方案，拓展了 WL-FO 的应用，让 Fan-Out 技术成为行业热点。
1 b/ f: j/ s! |% `4 D
A11 处理器尺寸 10mm×8.7mm, 比 A10 处理器小 30%以上，塑封后表面 3 层布线，线宽 8μm，密度并不高，主要原因还是重构模塑料圆片表面布线良率和可靠性问题。A11 处理器 InFO PoP 的封装尺寸 13.9×14.8mm，与 A10 相比小 8%，厚度 790μm。台积电 InFO 技术的成功得益于强大的研发能力和商业合作模式。推出 InFO 技术，是为了提供 AP 制造和封装整体解决方案，即使在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是不可能的。
  r& ^; C+ B; \; z4 b! I; b2 s
InFO 技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现，很多原本需要 2.5D TSV 转接板封装可以通过三维扇出来完成，解决了 TSV 转接板成本太高，工艺太复杂的问题。

根据不同产品类别，台积电的 InFO 技术发展也将随之进行调整，推出适用于 HPC（High Performance Computer）高效能运算电脑的 InFO-oS（InFO_on substrate）、服务器及存储器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通讯天线封装方面的 InFO-AiP（InFO Antennas in Packag）。

2018 年台积电推出 InFO_oS 技术用于并排封装两个芯片，芯片与芯片之间的互连为 2um。芯片之间的间隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁边带有 HBM（高带宽内存）。
2 \- _5 v/ r5 P0 g$ Z' J3 p
" m: B3 d8 B! E$ P2.2 华天科技 eSiFO

华天科技于 2015 年开始扇出封装技术开发，与使用模塑料塑封不同，华天科技开发了埋入硅基板扇出型封装技术 eSiFO®（embedded Silicon Fan-out）。如图 13 所示，eSiFO®使用硅基板为载体，通过在硅基板上刻蚀凹槽，将芯片正面向上放置且固定于凹槽内，芯片表面和硅圆片表面构成了一个扇出面，在这个面上进行多层布线，并制作引出端焊球，最后切割，分离、封装。

eSiFO®技术具有如下优点：
- u1 |  `+ z! Y$ [, O
1)可以实现多芯片系统集成 SiP，易于实现芯片异质集成
6 j3 [/ ^. H5 \5 @' a; S
2)满足超薄和超小芯片封装要求，细节距焊盘芯片集成(<60μm)，埋入芯片的距离可小于 30μm

3 T* `2 V" w4 m* T2 g% |# x3)与标准晶圆级封装兼容性好

9 x% C0 {5 @6 ?. I6 p' z$ R4)良好的散热性和电性

5)可以在有源晶圆上集成

1 F% A) L! \% \0 w/ k; I6)工艺简单，翘曲小，无塑封 / 临时键合 / 拆键合
. |: V% h: ~) C7 M' Y
7)封装灵活：WLP/BGA/LGA/QFP 等
$ a. x. J: @/ X! _3 q! S& ]
: S" Q$ q: ~, B, I+ V2 b- |8)与 TSV 技术结合可实现高密度三维集成
6 U* R) ~! ^1 _9 v8 l5 K6 ]

图 6 两颗芯片 SiP 集成

基于 eSiFO®技术的产品包括 RF Transceivers、Controller、Sensors、4G 射频前端、毫米波芯片，FPGA 等等。图 6 展示了两个芯片集成的 SiP 封装。特别的，这里两个芯片同时置于一个异形腔体内，芯片之间的距离只有几十微米。这样保证了芯片间高密度的互连。
3 {/ u4 p% Q9 w9 D( {
华天的 eSiFO®已实现量产，其中一个典型高密度多芯片系统封装产品出货量已达数百万颗。2020 年 2 月，eSiFO®核心技术获得了美国专利授权（EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGING STRUCTURE，US10559525 B2）。2020 年 3 月荣获昆山市祖冲之攻关计划“金π奖”（唯一金奖）。

2.3 各家 FOPLP

' J! ^" U+ E+ V8 u; ?近年来 FOPLP（面板级扇出封装）封装技术受到的关注逐渐提高，如安靠（Amkor）、日月光（ASE）、英特尔（Intel）、纳沛斯（nepes）、力成科技（PTI）、三星电机（SEMCO）、矽品（SPIL）、欣兴电子（Unimicron）等大厂，都纷纷投入面板级扇出型封装（Fan-Out Panel Level Packaging，FOPLP）技术研发，期待借此达到比晶圆级扇出型封装（Fan-Out Wafer Level Packaging，FOWLP）更高的生产效益。成本俨然成为 FOPLP 的最大优势，在成本的考量之下，FOPLP 受到相关业者的认可。
, i% a% T$ @8 u; g  U# N7 P
2016 年，三星电机成立了新的 FOPLP 部门，并建设了生产线，最初是用来生产电源管理芯片(PMIC)，进入 2018 年之后，开始为三星 Galaxy Watch 制造用于应用处理器（AP）芯片，三星电机在 FOPLP 技术投入给 4 亿美元 ，PMIC 和 DRAM 采用 SiP-ePoP 封装。PMIC 和 AP 左右放置嵌入到基板中，实现垂直互连。Galaxy Watch PLP 具有三层 RDLs 和背面一层布线，减少 20%封装厚度，提高了电、热、扩展电池容量。
$ }1 Y+ W; s+ n( V! i( B
, i  ]( o0 _  k: _6 J日月光也推出面板级扇出型（Panel FO）封装，2019 年底产线建置完成，将于 2020 下半年量产，应用在射频（RF）、射频前端模组（FEM）、电源（Power）、Server。

力成科技 2016 年在新竹科学园区建成首条 Fine Line FOPLP 产线试运行，2018 年 6 月进入小批量生产阶段。产品是联发科电源管理芯片（PMIC）封测订单，首颗采用 FOPLP 封装技术的联发科芯片于 2018 年第三季度问世，应用于车用雷达领域。
" K9 K1 Q. @5 k* |* Z
中科四合面板级扇出封装工艺开始批量进入应用。历时四年研发，中科四合已完成低引脚数的分立器件板级扇出封装技术开发与量产，2019 年 Q4 已实现 DFN 类封装产品月产能达到 180KK，量产封装尺寸涵盖 DFN0603、DFN1006、DFN2510、DFN3x3 等，产品可靠性符合汽车级 AEC-Q101 标准，量产产品类型覆盖 TVS 器件、肖特基二极管等，目前单芯片和多芯片集成的 MOSFET 产品、电源模块、GaN 模组等产品正在开发中。2020 年，中科四合会持续加大板级扇出封装工艺的量产产能，DFN 类封装产能在 2020 年的 Q3 要实现单月产能突破 300KK，量产产品类型要从二极管类产品扩展至 MOSFET 产品线。

3、三维玻璃通孔封装
9 ]: b0 X& ^; Y" p% p
玻璃通孔（Through Glass Via，TGV）技术是一种应用于圆片级三维封装互连技术。可以应用于 2.5D 转接板集成、MEMS 器件三维封装等领域。

, q- V& X+ w% Y! R由于玻璃具有介电常数低，损耗角小等特性，TGV 在射频传输方面有更大的优势。
/ b' l! j* O4 P1 ~% ^9 F& Z
TGV 具有优良高频电学特性，工艺流程简单，不需沉积绝缘层；机械稳定性强、翘曲小且成本低，大尺寸玻璃易于获取；在射频组件、光电集成，MEMS 等方面得到广泛运用。

图 7：厦门云天 eGFO 技术

, ~  P2 b: y  w. p0 k7 i厦门云天半导体（Sky-semi）拥有领先的 TGV 技术，具有低成本通孔加工技术和电镀填充技术。

4、3D WLCSP 技术
1 h0 L+ O0 Q! ?) g) E1 O
通过晶圆级封装（wafer level package）技术可以实现芯片封装后面积尺寸和芯片本身面积尺寸保持一致，不额外增加面积；其次拥有极短的电性传输距离，使芯片运行速度加快，功率降低；同时还大大降低了传感器芯片的封装成本。

1 g+ ^: y3 V( [  M华天科技在基于 TSV 的 3D WLCSP 量产图像传感器的基础上，于 2016 年开始研发应用于指纹传感器的 3D WLCSP，并于 10 月顺利量产，并批量供货给华为 MATE9。
8 I2 |( N; X. `! J7 P
: ~6 O8 ~2 |0 T5 ?. ]于大全在分享中也指出，目前，通信已经进入 5G 时代，RF、滤波（Filter）和 SAW 等器件数量大幅增加，如何保持最优化的芯片面积，将推动 WLP、SiP 技术将获得更广泛应用。
3 A3 i2 s5 E4 X% z, \8 K4 |, S

+ r) H' B! |/ g8 k' M

图 8 先进封装：5G 通讯核心技术之一

云天半导体可实现 4/6 英寸晶圆级芯片尺寸封装，采用薄膜制作空腔，具有超薄超小封装尺寸，目前已完成多款晶圆级三维集成工艺开发。
: N9 S( ?+ t, @" D& f+ f7 U. T" N) p
云天半导体还率先开发了基于玻璃基板的 IPD 集成技术（WL-IPD），开展了高 Q 值电感、微带滤波器、天线、变压器等一系列射频器件研发，具有低成本，高性能，易于三维集成等突出优点。研发了应用于毫米波封装的嵌入式玻璃扇出技术（eGFO）。这项独特的技术有可能满足下一代毫米波芯片对高线性度，低噪声，低损耗封装互连和更高板级可靠性的需求。目前已经为客户提供了 77GHz+天线和 94GHz 雷达芯片的封装解决方案。

三、晶圆级三维集成新趋势
TSV 转接板 CoWoS 技术在高性能集成领域优势明显，但成本过高，只适合高端产品。扇出封装的整体市场还不大，除去 InFO 在 AP 上大规模应用，缺乏规模化量产应用。需要解决的是良率、可靠性，以及具体产品应用时，和传统封装的性价比情况。

图 9 几种三维晶圆级技术比较

最近，台积电又提出了 SoIC（System on Integrated Circuit）的概念。该技术本质上属于 3D IC 技术范畴，主要采用为 W2W、C2W 混合键合技术，实现 10μm 以下 I/O 节距互连，减少寄生效应，提高性能。芯片本身可以具有用于三位互连的 TSV 结构，由于取消了凸点，集成堆叠的厚度更薄。该技术适于多种封装形式，不同产品应用。此技术不仅可以持续维持摩尔定律，也可望进一步突破单一芯片运行效能瓶颈。

2019 年 3 月，中芯长电发布世界首个超宽频双极化的 5G 毫米波天线芯片晶圆级集成封装 SmartAiP®（Smart Antenna in Package）工艺技术，这是 SmartAiP® 3D-SiP 工艺平台首次在具体市场领域得到应用。SmartAiP®通过超高的垂直铜柱互连提供更强三维(3D)集成功能，加上成熟的多层双面再布线(RDL)技术，结合晶圆级精准的多层天线结构、芯片倒装及表面被动组件，使得 SmartAiP®实现了 5G 天线与射频前端芯片模块化和微型化的高度集成加工，具有集成度高、散热性好、工艺简练的特点。

2020 年 Intel 发布了 Lakefield 处理器，该处理器将使用多块 10nm 制造的计算芯片（compute die）堆叠在使用 22nm 制造的基底芯片（base die）上，这个 22nm 芯片即“有源转接板”（active interposer）。10nm 计算芯片与 22nm 基底芯片之间使用 TSV 通孔做电气互联，同时计算芯片之间的通信则通过基底芯片中的互联来完成。可以预见，这种有源转接板将不断得到应用。

于大全博士认为，有源芯片高密度 TSV 互连技术的出现，以 HBM 和有源转接板集成技术为代表，标志着前道封装时代的到来。
" u+ N# n3 X. {+ r6 |5 F# l: @
四、总结
先进封装技术越来越依赖于先进制造工艺，越来越依赖于设计与制造企业之间的紧密合作，因此，具有前道工艺的代工厂或 IDM 企业在先进封装技术研发与产业化方面具有技术、人才和资源优势，利用前道技术的封装技术逐渐显现。

台积电近年来成为封装技术创新的引领者。从台积的 CoWoS 到 InFO，再到 SoIC，实际上是一个 2.5D、3D 封装，到真正三维集成电路，即 3D IC 的过程，代表了技术产品封装技术需求和发展趋势。作为封测代工企业（OSAT），面临前道企业在先进封装技术领域的竞争，必须寻求对应低成本高性能封装技术，展开差异化竞争，才能在激烈的竞争中不断发展。

随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新特别活跃，竞争特别激烈。
% Z1 m4 P  C/ ~2 P' ^
先进封装向着系统集成、高速、高频、三维、超细节距互连方向发展；晶圆级三维封装成为多方争夺焦点，台积电成为封装技术创新的引领，利用前道技术的前道封装技术逐渐显现。

  S5 y+ l0 ^+ x高密度 TSV 技术 /FO 扇出技术成为新时代先进封装的核心技术。技术本身不断创新发展，以应对更加复杂的三维集成需求。其中针对高性能 CPU/GPU 应用，2.5D TSV 转接板作为平台型技术日益重要。存储器，特别是 HBM 产品，得益于 TSV 技术，带宽得到大幅度提升。
5 Y/ [2 b7 j1 o! P4 U: E0 e
扇出型封装由于适应了多芯片三维系统集成需求，得到了快速发展。多种多样的扇出技术不断涌现，以满足高性能、低成本要求。一些扇出技术的研发是为了取代 2.5D 高成本方案，但三维扇出的垂直互连密度不高。

8 p' G& u# Q$ S7 P- Y) G玻璃通孔集成技术由于创新性的低成本通孔加工技术开发成功，在射频领域的应用将会得到大规模应用。晶圆级三维封装在 RF 射频模块领域具有巨大应用潜力。
- \, B0 C: Y; J6 }

silenced

封装技术与芯片设计和制造紧密配合，半导体世界才会开创一片新天地