DSP 的高速 PCB 抗干扰设计

geronimo123

以四层板为例
DSP 的 4 层板定义：顶层(top),电源层(power),地层(GND),底层(bottom)层；关键的信号选布在底层(bottorn
9 p1 r0 S5 }* c( a0 w& D: P2 I层)，使重要的信号走线空间更大，器件尽量放在同一层面上。DSP 与 Flash、SRAM 之间是主要的高速数
字信号线，所以器件之间的距离要尽量近，其连线尽可能短，并且直接连接。数／模分开布局。模拟信号
) _! K& E: D% w4 ]器件尽量集中，使模拟地能够在整个数字地中间画出一个独立的属于模拟信号的区域，避免数字信号对模
1 L9 |4 Q1 p3 O- ]) F拟信号的干扰。对于一些数模混合器件，如 D／A 转换器，传统上将其看作模拟器件，把它放在模拟地上，
并且给其提供一个数字回路，让数字噪声反馈回信号源，减小数字噪声对模拟地的影响。
5 O- x/ G& P- `8 R0 L对于时钟、片选和总线信号，应尽量远离 I／O 线和接插件。DSP 系统的时钟输入，很容易受到干扰，对它
的处理非常关键。要始终保证时钟产生器尽量靠近 DSP 芯片，使时钟线尽量短。时钟晶体振荡器的外壳最
好接地。加退耦电容可以旁路掉集成电路器件的高频噪声，还可以作为储能电容，提供和吸收集成电路开
7 h& x% S( a# `# `1 d关门瞬间的充放电能。PCB 边缘的元器件离 PCB 板边距离一般不要小于 2 mm，PCB 最好为矩形，长宽比
为 3：2 或 4;3。布线大体上是从核心器件开始，并以其为中心展开。对于 DSP 这种 PQFP(Plastic Quad FIat
* }; _! m+ d7 }8 i6 t0 I+ v1 lPack)或 BGA(BaIl Grid Arrayr)封装的器件，如图 3 所示，应先根据 SRAM、Flash 和 cpld 的布局位置大体
判断出走线方向，对引脚进行扇出(fanout)操作。当信号线(trace)间隔 3 倍信号线宽时，信号间相互串扰
(coupling)的几率只有 25％左右，这样就可以达到抗电磁干扰(EMI)的要求。所以，像 CLK 和 SRAM 这些高
速信号线，切记与它旁边的信号线远离 3 倍宽以上，调等长时，即蛇型走线，线与线的宽度也要 3 倍信号
$ F# b3 r5 N  K/ q: r+ ?线宽以上，包括对于其本身的信号线也要 3 倍信号线宽，
5 b2 e! I) J/ ?* m9 o: j对于时钟信号，要使其对于其他信号的走线距离尽量大，保证在 4 倍线宽以上的距离，并且在时钟(零
% T# ]1 {6 a3 Q8 L! w6 {5 ~- L& z件)的下面不要走线；对于模拟电压输入线，参考电压端和 I／0 信号线尽量远离时钟。40 mil 的线宽，可
# A* j0 a9 M/ v; z3 M以通过的电流能保证有 l A；对于过孑 L，钻径为 16 mil 的可以通过 1 A 的电流，所以对于 DSP 系统，电源
6 ^3 _4 z- B: x% y线大于 20 mil 即可。高频数字电路和低频模拟电路的地回路绝对不能混合，必须将数／模地分开，因为数
字电路高低电位切换时会在电源和地产生噪声；若地平面不分开，模拟信号依然会被地噪声干扰。所以对
3 E1 Z+ @( a( ?4 s) m" o3 Z高频信号应采用多点串联接地，尽量加粗缩短地线，这样除减小压降外，更重要的是降低耦合噪声。但对
于一个系统而言，无论怎样分，最终的大地只有一个，只是泻放途径不同而已，所以最后通过磁珠或 0 n
- `% j' @2 |% \# l6 |6 u电阻，将数字地和模拟地连在一起来消除混合信号的干扰。

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somethingabc

谢谢楼主分享，学习了