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基于传统六晶体管(6T)存储单元的静态RAM存储器块一直是许多嵌入式设计中使用ASIC/SoC实现的开发人员所采用的利器，因为这种存储器结构非常适合主流的CMOS工艺流程，不需要增添任何额外的工艺步骤。5 N" d, ^- a# w- k; U; _! K+ J
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如图1a中所示的那样，基本交织耦合锁存器和有源负载单元组成了6T存储单元，这种单元可以用于容量从数位到几兆位的存储器阵列。
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4 z! ^- j6 P8 {) f经过精心设计的这种存储器阵列可以满足许多不同的性能要求，具体要求取决于设计师是否选用针对高性能或低功率优化过的CMOS工艺。高性能工艺生产的SRAM块的存取时间在130nm工艺时可以轻松低于5ns，而低功率工艺生产的存储器块的存取时间一-般要大于10ns。
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1 S5 J$ j3 d3 w5 d+ f9 [& h, S存储单元的静态特性使所需的辅助电路很少，只需要地址译码和使能信号就可以设计出解码器、检测电路和时序电路。' D( I5 v2 j& Z: @: _
% W% i0 I5 T" O! r. n$ c' Z随着一代代更先进工艺节点的发展，器件的特征尺寸越来越小，使用传统六晶体管存储单元制造的静态RAM可以提供越来越短的存取时间和越来越小的单元尺寸，但漏电流和对软故障的敏感性却呈上升趋势，设计师必须增加额外电路来减小漏电流，并提供故障检测和纠正机制来“擦除”存储器的软故障。
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; W# u( W+ G7 c9 ^+ d 图1a：典型的六晶体管静态RAM存储单元。图1b：典型的单晶体管/单电容动态存储器存储单元。
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3 m) V. J& l& L/ R% q当前6TSoCRAM单元的局限性
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然而，用来组成锁存器和高性能负载的六晶体管导致6T单元尺寸很大，从而极大地限制了可在存储器阵列中实现的存储容量。 g+ F3 b# r1 _
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这种限制的主因是存储器块消耗的面积以及由于用于实现芯片设计的技术工艺节点(130,90,65nm)导致的单元漏电。随着存储器阵列的总面积占整个芯片面积的比率增加，芯片尺寸和成本也越来越大。4 X: r- ?5 j2 m5 T7 L
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漏电流也可能超过整个功率预算或限制6T单元在便携式设备中的应用。更大面积或高漏电芯片最终可能无法满足应用的目标价格要求，因此无法成为一个经济的解决方案。5 r0 E1 I6 b/ X! l* x$ u
- B! n/ O% o% D+ A- R$ ]. Y作为6T RAM单元替代技术的1T单元) Q7 s' [5 E8 W
2 B+ M: H% k0 P2 u+ E对那些要求大容量片上存储(通常大于256kb)但不要求绝对最快存取时间的应用来说还有另外一种解决方案技术。这种解决方案所用的存储器阵列功能类似SRAM，但基于的是类似动态RAM中使用的单晶体管/单电容(1T)存储器单元(图1b)。$ _$ H4 F/ M5 {% s6 M: q- a' ^8 `: H; R
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发表于 2020-3-2 16:34
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