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作者：xiaoerge
; b. }+ o! ^5 E( _# ~7 v; E G0 V5 _0 g7 n
SDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长，
! k8 H% s2 b/ ^( K! {- \# F0 H地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。 ; ~ k) _, J+ u2 ?' }0 O
- }' G. Y9 \# b; Q对于9260，从手册中可以看到，
: ?4 v, `5 ~/ m) S$ ySDRAMC19 D0-D15 in Setup before SDCK Rising Edge 0.2 ns 4 Z1 {& j; P2 D) I# ^# T
SDRAMC20 D0-D15 in Hold after SDCK Rising Edge 1.1 ns
4 O" {/ u8 ]" f) I1 g* N+ @ _SDRAMC21 D16-D31 in Setup before SDCK Rising Edge 0 ns * H! O% N6 D/ C0 H
SDRAMC22 D16-D31 in Hold after SDCK Rising Edge 1.2 ns
R& L. v& Y' D6 X
7 P/ k5 N, X( J ~* C+ P这里去掉了1.8V的数据。 : f; H4 J/ s4 \3 h
对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考，
~; w' a3 ]+ t5 V2 x' L' D" rHY57V561620可能更常用，但是其数据手册没有时序图。
' l. d; }! Y I9 }4 t7 I* R# KMT48LC16M16A2-75在100M下CL设为2。 * s* K6 H5 K/ j# ^! l+ H
; A( ~ j! u2 G1 L! V# M, I% P& j
Access time from CLK (pos.edge) CL = 2 tAC(2) 6 ns 5 e0 s0 h) ]$ t/ ?6 B8 p b
Data-out hold time (load) tOH 3 ns
% x0 O$ o6 F% W- v1 f2 }, z( U- u; z( E0 u
实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns， - A/ O4 O6 L0 U
100M的周期是10ns。
6 {% K! Z& M1 L! z, B8 l从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260
3 U \ ?! ]8 b' D" a) I4 b0 \看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟，
+ Y q0 G0 F# S$ h. s也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟， 3 A7 ]( F5 k6 w- d* `) R( X+ s C
数据从SDRAM发出到9260收到的延迟。
1 o9 `2 {" }0 x x) T# I设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间
; F1 a- B) D1 j# g4 z和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据
: T& \; [: h0 W建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。
5 S% t7 u' {0 a# t# V5 i" ~0 V' C为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间 6 L+ m$ X+ p' K# E+ `9 k: R% R+ {
(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟 6 @$ L6 Q) m. r2 ^' W8 ?
得到，每英寸的走线的延迟时间在一百多ps。 . @7 G. A4 {7 h/ W5 |% i
# o; h, j+ h( o+ d2 U对于9260输出数据，SDRAM输入数据，参数如下： 3 i6 s# w( `! X) P' n1 C
SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge 4.2 ns
% k9 \/ | M# V: I" hSDRAMC26 D0-D15 Out Valid after SDCK Rising Edge 5.9 ns 3 _9 U7 I2 ]" |. C, x0 g3 B1 ~
SDRAMC27 D16-D31 Out Valid before SDCK Rising Edge 3.1 ns
7 K" f/ V* ?- p2 L0 `SDRAMC28 D16-D31 Out Valid after SDCK Rising Edge 6.4 ns
; F" D, P K2 j) ~0 m0 G3 T6 y: ] ~' w3 X. G2 [9 A: N' K' ?
Data-in hold time tDH 0.8 ns / z" ~* n7 Q* x) p# y6 W. m
Data-in setup time tDS 1.5 ns 9 \5 ?& k5 v6 z: V. {. X& ~- O! O
6 b6 Z/ ` u3 a: R对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA)) , o3 @. G! S- m/ O8 m
走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。 ' E' R- ]* I8 `- N" C5 |# _
7 v; }3 I0 R* u7 x
9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算， * f' R A3 g2 f2 h' b
实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值， 2 A4 d% z* R3 E0 P
可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。 # j* f* O8 [# L5 F4 U
另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。 6 c. @4 y$ a, T9 x. u# ~, f2 @5 S
3 ~0 p# g; ^! z对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。
3 L( L5 _+ g4 Q; n8 v6 J& [. ]& @9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。 ( z( p) I/ w9 K9 v/ n
从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。 ) ?1 [: l+ v$ \
; X1 b2 b' y2 P" t) |
走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。 \1 C, N+ c( j
4 ^9 F. z4 D1 ^4 e( N/ \先写这么些，有错误请指出。 |
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发表于 2009-2-27 10:43
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