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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑 0 \( E7 k5 x0 W
& V! z4 U* w* D4 L1、安装好allegro 16.6转pads VX2.30 m3 J. C, C/ v5 @. V5 d: g
2、添加以下用户变量+ w. C# j# [* x1 h1 J5 |
变量名：AEX_BIN_ROOT6 a! e2 `$ A' c! z8 G6 ]1 T
值： PADS软件中translators软件的bin目录路径7 L [/ G& {. ~+ |) z, q1 r
变量名：AEX_ENABLE_JOBPREFS_LAYER_FIX
8 j5 @2 i# |/ f T值： 1
6 r" N& L6 T: I) T) o变量名：Home
: O9 M/ r% P- `' ~9 r0 E值：cadence软件的pcbenv文件夹所在目录的路径
3 W( ~( C, G8 t3 @- W v3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面
. @& ]" A0 z- c( N8 z9 D g% J& N. y) X4、打开要转换的文件，选择allegro PCB editor XL版本及以上版本，在Allegro软件的Setup下的user preferences Editor 中的Skill选项里，在telskill选项中打√ , 这时软件会弹出一个对话框，不用理会，关闭就是$ {5 {- n* _: W/ W
5、command命令栏中输入skill load "dfl_main.il",回车后，会看到返回T。 注意，输入时，引号不能少，load和引号间是有空格的1 g' N3 O8 k) d
以上步骤是copy来的，以下是我遇到的情况和解决办法：6 s- G* M; f; m7 y
第5步出现：
' [0 n, C) i2 Y6 X& w0 oE- *Error* load: can't access file - "dfl_main.il"
! o% {# v- ^* TWhat！这是什么鬼，完全按步骤来的啊; g2 m- q' U) d( X, t; ^
好吧，继续查找原因
1 T8 Y3 Z* d1 @1 d( C) B- a8 J+ O) T发现在pcbenv文件夹下还有一个pcbenv文件夹
3 n( m4 n3 i- q! e% a4 u
+ y1 ^/ I# o' v8 J5 ?2 p) n猜测是文件指向的问题，于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下
/ T) F. @( d8 P& d* t! }重新运行skill load “dfl_main.il”
( }$ _& b# u) Q* M, v9 V* B这下子就OK了，然后main out
0 X- [7 |# V H- Q7 T弹出8 o, x" g+ M; T7 c' ~
8 d$ E* F9 M) r怎么和网上的步骤不一样啊？不管，先转再说，转完后看到Done了
% [ S8 P1 X9 a8 T) D9 h; u1 |9 M
T9 o7 E. C, D$ z, W
好了，这下打开allegro Designs Translator，开始转PADS1 `. E. H! o, ]" s6 R( { v( k4 y
" L6 {$ J' \6 K" H. n
竟然又出现错误->>$ P& B1 f+ R6 z0 ~
- M& O3 Q7 ~: K2 m/ ~' t$ C4 L& K
好吧查看下文件LayoutDB.dfl，记事本打开，发现有错误
: Y! \: b/ S4 N
9 D& i n9 x5 ^2 R, A1 u猜测是brd文件本身存在DRC错误，于是换一个简单点的没有错误的文件试下。
: x& [4 [& h/ w% F% v这次用的是allegro自带的文件' o5 M E5 _, T( [+ w5 `5 V
8 E |) s2 a% g8 l
继续，这下竟然可以了-->>7 Z8 T, F: i, I, I* V, p
- x3 S5 _: Q5 B转换完后，文件夹下出现design_1529488404.pcb
$ j7 ~, r( M6 [4 p/ A) n! m5 [
" q% @! \. x* v用PADS打开，成功了
: [( y# M6 y2 D. \" N, u9 ^
3 B% Y5 b. T: U- K2 k至此，转换完成！
, m$ h4 q( r; }( J: o5 L# W2 B% W* R+ I( E
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发表于 2018-6-20 17:27
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