data file import error-----请赐教，这是什么原因引起的？ [

jekyllcao

我在import data files时出现一下错误，请问是什么原因引起的？
#1   ERROR(SPMHNI-175): Netrev error detected.
( J4 g3 j1 Y- E5 b. Z
% [3 r# p, x% n3 D! g: rERROR(SPMHNI-342): Design flow is Constraint Manager enabled, require pstcmdb.dat and pstcmbc.dat files.

jekyllcao

这是原理图（design entry HDL)的原因，还是Allegro pcb edit的原因啦？
- W8 M1 b" L9 X' [# ~" U

kinglangji

HDL这里用的人估计不多,在project manager里应该有个直接导入pcb的命令吧,你是怎么导的?
9 w8 t9 l- Z, a* u4 J仔细找找那个命令里的设置选项,看有没有跟constraint相关的项,截图上来,我手头没文件,好久不用忘光了

jekyllcao

kinglangji 发表于 2014-8-14 11:53
% F; l8 ?! ^+ g' vHDL这里用的人估计不多,在project manager里应该有个直接导入pcb的命令吧,你是怎么导的?
: a7 y9 }& Z- P" `仔细找找那个命令 ...

# E$ |4 Z+ E5 k我是在Allegro pcb edit中import 3个data file. 软件提示import error，--错误信息内容就是：
# W. C9 K6 F6 D) X) I* g/ W4 U#1   ERROR(SPMHNI-175): Netrev error detected.

& g3 `6 T0 J0 }2 i9 ]$ v7 BERROR(SPMHNI-342): Design flow is Constraint Manager enabled, require pstcmdb.dat and pstcmbc.dat files.

kinglangji

jekyllcao 发表于 2014-8-14 14:20
1 b# h8 G6 p1 @+ Y  g2 I我是在Allegro pcb edit中import 3个data file. 软件提示import error，--错误信息内容就是：
, A  o( T2 d# l9 w" K3 p+ _#1   ERRO ...

8 w1 V! Y% @3 O* @4 n/ K. Z: v是这样么?export physical 不就直接这样了么?怎么还要导入file呢?
你怎么弄的?贴出来给我也学习下

jekyllcao

楼上的谢谢你的指教，用你的方法是可行的一种方案。问题是我们是将HDL中产生的netlist，输出pstchip.dat pstxnet.dat pstxprt.dat这三个文档到Allegro pcb edit中。这是我们的设计流程
/ i8 \5 q) x. i+ j& P$ O% V" u

kinglangji

那是不是跟capture一样,那三个文件在一个文件夹里,import的时候路径选那个文件夹,不要选文件啊?
指教不敢当的,比那么客气,互相学习

jekyllcao

kinglangji 发表于 2014-8-14 15:10
; g3 N( `2 |7 C! }1 J% c那是不是跟capture一样,那三个文件在一个文件夹里,import的时候路径选那个文件夹,不要选文件啊?
指教不敢 ...

  o% e# e  w8 ~! g/ x4 v7 X6 ~是的，你说的没错。

kinglangji

jekyllcao 发表于 2014-8-14 15:56
是的，你说的没错。

% K' g$ z( S6 S如何?还没解决么?

jekyllcao

kinglangji 发表于 2014-8-14 15:58
6 R  _+ \; W- S2 p  }' m如何?还没解决么?

还没解决

kinglangji

你怎么导出网表的,给科普下

jekyllcao

kinglangji 发表于 2014-8-14 18:48
8 q: z/ r* o: f* G8 Z  A你怎么导出网表的,给科普下

* v: m! k  q! S现在解决了，呵呵

阿斯兰

我也遇到这种情况，楼主你是怎么解决的呢

zhouqingmin

楼主你是怎么解决的呢?求科普

yaoxiao0302

怎么解决的，还忘告知啊