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深圳某公司高级layout工程师面试题目,看看你会几题。

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发表于 2014-5-29 15:58 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-7-3 09:35 编辑
8 c: z2 V4 `& Q# z5 @5 b8 z# w& I$ V3 j2 _
深圳某公司高级layout工程师面试题目,看看你会几题。
% ?% n6 v0 _  y- I6 d  B2 h0 L5 _
是拉线工人,还是布线工程师,还是PCB高级工程师,看看你们平时的积累如何。/ g; q6 Y9 f7 d# x, a
3 T; K0 d! e) ]  `2 F' V  t
(回复超过100页公布标准答案)
7 V3 {+ C0 ^$ x8 ?5 h4 C! A1 q- o- ?
1,PCB上的阻抗怎么控制?
; M* F7 x. _* K: O, j- `; _- ?- M
; ?/ _: n7 m; _) s- ?2,信号线的传输速率是多少?2 \+ D: Y. y5 o5 m
- O  T4 Z; G$ o/ Z
3,CMOS器件输入管脚在电路中要如何处理?为什么?0 A( m8 {$ e- r  D- `4 b/ R
# R) X( L+ T- M( M" n
4,TTL电路不能直接驱动CMOS电路的原因是什么?1 x* u$ q% q3 B2 k
; q- P% ], f! b, K. ^' t
5,较长的时钟信号要走带状线的原因是什么?0 S9 _" ~: h% O0 ^2 O

. A0 [0 [# _8 j. S6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
) g4 X. O5 i+ A; z; S; I8 o' X$ G( ]$ b0 x: _* k
7,ODT信号有什么作用?layout应如何处理?2 j% c& C% r( B1 E. X: c$ r0 ]
0 q) s0 v9 P7 f) \: ?" F; J
8,VTT和VREF是否能共用?为什么?2 d+ [! N6 b, y0 Z. M/ x# r- a& Y
0 f" l# Y; c* A& o; O
9,DDR3的最高工作频率是多少?( P7 \* ]% S$ a5 l  X  i

# N2 o- B* G! b; ]10,多片DDR3为什么优先走fly-by拓扑?
  J6 W9 n( @. o: N1 Q. {  e9 K3 [4 q6 I1 k
***********************************************
1 U7 }; P( o" Q& }+ ?/ c: g1 [# f6 \$ z
“PCB设计师职业规划与思考”  
1 c3 e! j3 K9 Y" q0 O3 _5 L; ~# H" z- L+ y5 R5 j

3 h9 ^1 W: J) o& b
# c: u+ G5 F8 s2 u5 w. [***********************************************
' T2 A7 @1 T; O5 e! K- R# T! R+ u7 ]
关于答案,敬请关注5月31日的EDA365培训活动系列~
2 a8 L4 `0 h  F7 a7 y  t' x
$ I1 O9 }7 H* w" y3 f5 v; P; Z7 a$ d或回复超过100页将公布标准答案!
( i1 ~' n  A) r' ?- X
: d9 i' d9 x# V0 V0 }8 V***********************************************

评分

参与人数 2贡献 +10 收起 理由
shenzhiwu333 + 5 JIMMY老大,在网上给大家培训一下呗,线下.
sikixu + 5 很给力!

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发表于 2014-5-29 17:21 | 只看该作者
我就根据自己的认识来做一下
/ f7 g5 |2 ?5 p" o/ Y) N1 PCB的阻抗怎么控制
; V( j% w. q8 i7 D! n' {7 S  跟阻抗有关的参数有:铜箔的厚度,走线的宽度,板子的介电参数,参考层的高度,如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续,可以使用串接电阻来吸收反射。
$ q; H9 L2 P) ^) q( U: T  `5 a+ w+ b% Z+ e! N
2 信号线的传输速率是多少?
, f# R: y4 B, k$ q, i1 y6 }; n   这个不知道考的啥?我知道信号的传输速度是接近光速。不同的信号,传输的速率是不一样的。& I& o6 h5 w. O% V, G! n, M+ [

( P* m. K9 I4 ?6 _( p3 CMOS器件输入管脚在电路中要如何处理?为什么?9 l6 F8 ]/ W! N: A0 n
   需要在输入管脚串电阻或者并联电容,因为CMOS的输入端阻抗很高,对静电很敏感
% ~* E5 D2 l) ?6 ?- T; H
7 p6 q, b/ F9 e/ D4 {4 TTL电路不能直接驱动CMOS电路的原因是什么?  m, u) a! p- R: w) w6 D
   电压不匹配,TTL的H>=2.4V,L=<0.4V    CMOS的H>=0.8*VCC,L<=0.1*VCC
4 ?# G9 R9 r$ J2 c/ x$ T3 Q3 R8 w+ ^. q7 i9 e. m
5 较长的时钟信号要走带状线的原因是什么?
" C! d" |6 ~- T) J* I2 p   带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力,当走线长了之后,更容易辐射。所以走成带状线那么可以减少辐射。
5 M+ E; q7 w1 R+ |4 X# H( ?. \( j6 {$ T
6  四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
5 B4 [! P# J# j& F1 b, k    没有弄过,不敢发表意见。
$ U# A! J. t# w4 H& s( I
+ L* k- q; _$ e  D0 z  k' }" B7  ODT信号有什么作用?layout应如何处理?1 ^1 X" M( n; S- B4 H7 N
    ODT信号用来开启ODT功能,主IC的是输出,DDR2的是输入。由于是控制线,跟其他的控制线等长。$ \: R. c* H. k

& n- V1 V4 q2 _7 U$ r! G0 {1 V8  VTT和VREF是否能共用?为什么?  \/ }' q7 i: h. E
    不能,电流大小不一样。两个电压都是一样,但是VTT是给终结电阻供电的,电流比较大,干扰也比较大。而VREF是给参考电压用的,电流很小,电压的精度要求高。最好分开。7 p1 Y9 P/ ]) ^# y! r
2 f  V7 K5 I) P) n* v" Q
剩下两个都不知道。2 S: N, `( U5 S0 H
   
; [; j  @, W9 k% {% s% C% j  [) Z. \1 A' ?" m, }/ r% I: |; A
/ }7 R4 e8 a1 R4 a! Y
   
+ g" |  \( \" r6 r+ k) u, I
- {* K# u. l( p1 y" ]7 N+ |9 f1 C$ `7 e2 v4 O/ e! ^+ j+ m: |" j

点评

支持!: 5.0
厉害,很无私  详情 回复 发表于 2015-3-2 15:13
真心好厉害。。。。而且很热情回帖!!!  发表于 2014-12-5 09:58
支持!: 5
真厉害!!  发表于 2014-8-22 13:46

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发表于 2014-12-19 14:52 | 只看该作者
1,pcb上的阻抗怎么控制?
$ d& {6 e) |( `% S- a! dSI9000计算一次就全知道,楼上的基本都正确,还需要考虑微带线的表面绿油和是否包地。
& X& F7 ?. w+ j# D2,信号线的传输速率是多少?
3 D0 ]* F/ _( ]9 V& |+ u- F公式: Er^0.5*光速。
8 x( {  J1 W" Y' A  K9 M3,CMOS器件输入管脚在电路中要如何处理?为什么?
; j6 _  v6 S% R8 F/ a, V接上拉或者下拉电阻,输入高阻,同时需要旁路电容。注意栓锁问题和静电防护。
2 ~" A/ n2 r% f4,TTL电路不能直接驱动CMOS电路的原因是什么?4 W# B. K3 |* v
TTL跟CMOS定义高低电平不同,其容错能力不同。另外,TTL是固定的高低阈值,CMOS根据VCC的不同,高低阈值不同。
+ U' g$ D" Z  P5,较长的时钟信号要走带状线的原因是什么?' f4 {2 S) v1 S1 m8 w7 T! G* f& |
主要是EMI,CLK信号是强干扰源。正解是源端预留滤波电路,然后直接过孔走带状线。. v# R: l0 H1 \0 K+ P- B
6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。 # Q. @/ J! }) U5 l  ?7 w$ ^3 o
首先拓扑形式:改良性T形走线。中间要T点,两两菊花链,对称
  j' h7 x9 _6 ]1 F5 M7 r7 S末端匹配靠近两两中间的T点,时钟匹配靠近DDR1 p9 s' x+ A4 Z) p
两两的STUB等长,公用部分要大于分支,最好能2倍以上。3 B3 s* ^+ B6 a
其实最好走菊花链和FLY-BY,但是和SOC厂商沟通,很多SOC在对DDR的读写的时候不支持FLY-BY模式。
, S  r' Z3 ?4 s1 W' g# X' p" S; T9 T; K& f6 A1 l) ]
7,ODT信号有什么作用?layout应如何处理?
/ S7 U3 Q+ O7 k7 W' SODT:1,相当于一个末端匹配  2,给数据线数据传输的时候提供瞬间电流(这里的电流分正负) 3,减少DV、DT的大小,从而达到调整内存颗粒的CL等参数。等长,尽量短。
0 P* _" H4 \* _* P, U8,VTT和VREF是否能共用?为什么?& M% P' g" }7 q6 f; ~9 H
不可以。VTT是上拉电源,在DDR读写数据的时候,其瞬间电流的突变严重从而导致VTT上有很大的纹波。        而VREF是电子开关的参考电平,要求相当高,尽量做到1%的误差。所以要远离。并有隔离器件。
3 w& M: X- v7 _, ?) s6 Y/ {9,DDR3的最高工作频率是多少?9 _! T1 w- V3 M1 S- ^
    3G。这玩意是一直突破的。车载很少超过1033,PAD等很少超过1600,只有那种台式内存条会做到很高。
# N8 y& Z- Z) T% V10,多片DDR3为什么优先走fly-by拓扑?; U0 l& Z( b' }: e5 y. ]
这个需要从FLY-BY的拓扑定义上来:FLY-BY首先STUB很短,很多甚至是在焊盘上直接打孔,保证其信号的阻抗、分支长度、外部干扰的一致性;然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长,所有信号的延迟都一致;最后只有FLY-BY的拓扑形式才能挂到8片DDR。2 S& n1 Y; c5 e$ v( U
( f/ u* X; C5 ^- x
0 F, n4 J, v2 r
这东西不是单纯的PCB工程师了,很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解,很多也只是一知半解,涉及的东西太多了。
5 _" o. W2 T$ u1 {. A) E9 m2 F同时请大神指正。

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发表于 2014-5-29 18:57 | 只看该作者
尝试着答一答。
4 T; \, V# H: t# ~1,pcb上的阻抗怎么控制?, j- h! g; k  m8 \7 @
阻抗受很多因素影响,单端线受线宽、介电参数、叠层厚度影响(我们一般给制版厂算,然后我们遵守),差分还受线距影响。
% g/ i: K' g6 H: Z" ]- H2,信号线的传输速率是多少?+ F; g) H, D) b6 `# t1 N
我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
6 Q1 t/ c6 i) a& M: Y3 @, k3,CMOS器件输入管脚在电路中要如何处理?为什么?7 |- |5 J2 I: m* b' F$ Y( I
我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。6 S- n- ]  x& l, R& I
4,TTL电路不能直接驱动CMOS电路的原因是什么?8 e: q$ K$ S$ ^8 p" L4 c, Q& `
基本没用过TTL电平的器件。8楼说电平标准不一样,但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。& u0 i0 d* R4 H( R
5,较长的时钟信号要走带状线的原因是什么?
1 }1 a  q' J5 [7 Y6 x! M' M除8楼的原因外,我觉得应该还有时钟是重要敏感信号,怕外部干扰。另外近期刚看到,带状线的远端串扰近似为0(《信号完整性揭秘-于博士SI设计手记》于争)。我想这也是个优势。
5 l; k! W8 I7 ^* N- l6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。3 G7 y# U6 n  O1 i$ H  K$ `0 y
没有布过。只布过单层的。
2 }4 J3 X% x) \  I6 l7,ODT信号有什么作用?layout应如何处理?)
/ K/ \1 \; {, w* d2 g片上端接选择。在双向数据线中用(个人理解因为是双向,所以有时候需要端接有时候不需要)。
3 I3 o6 |: x  E4 D7 J4 Tlayout要求如8楼。
7 \$ T& |- u8 u( N& s# c8 D8,VTT和VREF是否能共用?为什么?3 h4 I6 m, s8 N6 P5 N# Z2 |+ Z% a) `; \/ A
不能共用,VREF是参考电压,VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。! y$ L1 }2 Q: R+ J- m
9,DDR3的最高工作频率是多少?) q0 Q1 m6 j% u0 x& N3 Q+ H- c
2000MHz(百度百科)2 Y+ y: c# K" v! ?1 l- ^
10,多片DDR3为什么优先走fly-by拓扑?
' N' Z5 ?: N* N" {" r$ _9 F2 wfly-by如菊花链,减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小(肯定还是有影响的),后面的芯片对前面的影响大。: S: n+ l8 ]6 e& z' i

0 U9 f7 j$ x. D' Z有不对的话请版主赐教。

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205#
发表于 2016-3-28 15:17 | 只看该作者

. M/ m$ \4 s( X/ u$ X" [) V& ~顶起来,等答案

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204#
发表于 2016-3-28 15:17 | 只看该作者
, v) s" I2 P! B& [
顶起来,等答案

该用户从未签到

203#
发表于 2015-10-9 20:48 | 只看该作者
刷答案,大师快点啦!

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202#
发表于 2015-8-7 17:15 | 只看该作者
标记
+ Y, \3 _2 x. b# K% k一道也不会,
  • TA的每日心情
    慵懒
    2023-12-7 15:49
  • 签到天数: 4 天

    [LV.2]偶尔看看I

    201#
    发表于 2015-7-28 16:09 | 只看该作者
    看看吧,嘿嘿,遥远哦

    该用户从未签到

    200#
    发表于 2015-7-28 15:14 | 只看该作者
    :victory:我来增加页码

    该用户从未签到

    198#
    发表于 2015-7-21 13:17 | 只看该作者
    标准答案在哪

    该用户从未签到

    197#
    发表于 2015-6-18 15:21 | 只看该作者
    都是大神啊

    该用户从未签到

    196#
    发表于 2015-6-18 12:04 | 只看该作者
    说好的答案呢,大师

    该用户从未签到

    195#
    发表于 2015-6-17 19:04 | 只看该作者
    离100页还有很长的路

    该用户从未签到

    194#
    发表于 2015-6-17 00:27 | 只看该作者
    学习了,不错

    该用户从未签到

    193#
    发表于 2015-6-12 16:27 | 只看该作者
        有这么难吗?

    该用户从未签到

    192#
    发表于 2015-6-10 22:05 | 只看该作者
    工作这么多年了感觉自己弱爆了。

    该用户从未签到

    191#
    发表于 2015-5-28 14:39 | 只看该作者
    一道题也不会,要好好学习
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