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请问如何从datasheet里面得到fpga 的时序约束参数

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烂泥桑

发布时间: 2014-4-16 10:58

正文摘要:

我是个新手，在看特权同学的视频教程，在看到他的关于时序分析的公开课时，有怎么也想不明白的地方，就来问问，也不知道标题起的会不会文不对题，各位见谅。 - D1 u' a" P H0 |4 B) X! l! I! h* Y7 M ...

lvsy 发表于 2014-4-18 16:09

烂泥桑发表于 2014-4-18 15:193 O- x0 N( _( O& a5 o( ^5 \, f
感谢你的回答。但是我还是有些许疑问
/ j5 Q. W! E6 p+ f1、“Tc2s-Tc2r就是Borad clock skew”，这个Borad clock skew怎么 ...

1. Tc2r-Tc2s是以时钟源为参考的，是时钟源达到不同的的器件之间的时间差。

2.这不就是你在主贴里要解决的问题吗？参看你自己的一楼内容。

烂泥桑 发表于 2014-4-18 15:19

lvsy 发表于 2014-4-18 13:27
7 n! A! P0 W) ~7 U根据+ w5 M$ p% E, h; s
Tco_max = Tpclk – Tsu
% H3 W" S9 |3 d; C( |" f6 L% {Tco_min = Th

感谢你的回答。但是我还是有些许疑问
1、“Tc2s-Tc2r就是Borad clock skew”，这个Borad clock skew怎么定义呢，中文应该是板上时钟偏移，但是谁是标准呢？我的意思是为什么是Tc2s-Tc2r，而不是Tc2r-Tc2s?我能不能理解为输入延时和输出延时都是以FPGA去看，以FPGA为标准？

2、
Tco_max = Tpclk – Tsu
Tco_min = Th
是官方给出的吗？能不能说说出自那篇文档啊，我再去看看。

lvsy 发表于 2014-4-18 13:27

根据
Tco_max = Tpclk – Tsu
Tco_min = Th
你就可以得到input delay跟Tsu/Th之间的关系

lvsy 发表于 2014-4-18 12:50

本帖最后由 lvsy 于 2014-4-18 13:25 编辑

烂泥桑发表于 2014-4-17 23:00
J: ]- g+ y( s; l; u朋友你说“对于不同系统的定义是一样的”，这句话的是说他们的含义相同，还是说他们能以同一条表达式表 ...

最大输入延时如下定义：
input delay max = Board Delay (max) – Board clock skew (min) + Tco(max)
Altera官方资料是这样表达的：
Input maximum delay= value maximum trace delay for data + tCO of external device – minimum trace delay for clock
以你这个图来讲，Tpcb就是Board Delay， Tc2s-Tc2r就是Borad clock skew，也就是trace delay for clock，那么
input delay max = Tpcb(max) – (Tc2s(min)–Tc2r(max)) + Tco(max)就是成立的，你仔细体会一下。

同理得到最小输入延时：
input delay min = Tpcb(min) – (Tc2s(max)–Tc2r(min)) + Tco(min)

zgq800712 发表于 2014-4-17 20:13

本帖最后由 zgq800712 于 2014-4-17 20:14 编辑

烂泥桑发表于 2014-4-16 22:410 x+ f' A) d! ?" Q7 z# x4 `
朋友，帮人帮到底，你能不能截个时序图，参数图，举例说明一下。我知道是为难了，但还请指点一下，小弟入 ...

不用查这些了。CPLD 可能综合下100多M,
FPGA 同一个设计多达到了200多M的Fmax的报告。
这些还不满足你的要求？先看看入门的，一步步来看。

我可以说很多人书说上多说到timequest ，但是基本多事照手册的来，没多少自己的见地。

HDL 硬件描述语言，不是C程序设计语言，好好想下描述语言和设计语言什么区别。

lvsy 发表于 2014-4-17 17:19

烂泥桑发表于 2014-4-17 16:45' ]- ?- w' U& q7 H9 k3 s+ B0 U+ `
最后在自己的YY下，我感觉自己给解释勉强可以接受，这个问题就到此为止了。* v: Y* i4 Z, q
另外我在看你发的文档的时候 ...

1. 那些语句就是约束文件（*.sdc）的格式。
2. input_delay和output_delay对于不同的系统定义是一样的，但是具体值是不一样的，要根据跟FPGA相连的外部ASIC的I/O的具体参数来确定。
input_delay和output_delay的最大最小值跟外部器件的Tco/Tsu/Th这些参数相关。

烂泥桑 发表于 2014-4-17 16:45

lvsy 发表于 2014-4-16 15:19. x) v4 D ^ u' y
这个图是关于Tco/Tsu/Th之间的关系，我把整个文档贴上来，你在其中找Figure 1-14。

最后在自己的YY下，我感觉自己给解释勉强可以接受，这个问题就到此为止了。
另外我在看你发的文档的时候，可以说看的一头雾水，能请教两个问题吗？

1、文档中那些像是描述语言一样的语句是什么呢，做什么用的？

2、文档中提到input_delay和output_delay，我在特权同学的教程里面也有看到，但是这对不同的系统（我的意思是FPGA时钟和外部ASIC的时钟的具体情况），这个input_delay和output_delay是否有同一个或者具体的定义。换句话说，就是当我获得整个系统各项的参数时，如何得知input_delay和output_delay由哪几项参数构成，从而写成表达式呢？

烂泥桑 发表于 2014-4-16 22:41