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标题: 关于FPGA芯片引脚的问题 [打印本页]
作者: yanyeh89    时间: 2013-5-24 08:58
标题: 关于FPGA芯片引脚的问题
单片机配置引脚的时候有与之有相对应的寄存器相对应，FPGA芯片怎么配置引脚？怎么配置成输入输出，我看了很多的数据手册都没有找到怎么配置引脚？还请诸位大侠不吝赐教啊，谢谢啊,
作者: gusumurong    时间: 2013-5-24 11:17
不用专门配置成输入或输入。& E% Q: h' Q: V. [2 U  H2 F
只要在ASSIGNMENT里，将输入或输入信号分配到不同的IO管脚上，就OK了3 k7 l- F: M" q% Z! h
作者: zgq800712    时间: 2013-5-27 15:30
基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。% T+ s' t6 |# ?4 {. x
IO口多可以设置成输入输出- \; y3 N5 E) k5 q, {
. Z+ [  i$ s9 }+ S5 o

& z8 U$ X* M. U: l' O7 \看下面一个例子：
- V# J. w: F  g* q7 c8 b" Z! c" B  g* [$ v% ~0 p. Q; l7 a
module fuck1（a,b,c）;
3 B5 ^' D$ Z5 Finput a,b;
% k$ }% M* }* P1 X3 w) Foutput c;% q+ P: E8 B; [8 d  J
assign c = a && b;7 c0 ^; a) ~! A) B! t/ ]
endmodule
9 U% y, f% k# s
+ F, J7 C+ C1 C5 ?1 y' Y# A  W6 `9 P5 o5 j
注意 input 就是输入引脚a， output就是输出引脚c、
3 @, N2 m/ x/ ]. ]7 n. y- x5 o6 j  `% W8 W
输入输出取决于 描述语言
作者: yanyeh89    时间: 2013-5-28 22:33
zgq800712 发表于 2013-5-27 15:30 9 H% v1 y$ A/ w- K; J* j
基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。: r0 T, i7 M+ L" P
IO口多可以 ...
' h( [+ t2 k( V! _' K' l
那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！
作者: zgq800712    时间: 2013-5-29 09:00
yanyeh89 发表于 2013-5-28 22:33 * P3 t- q0 M8 P. z5 t; d8 b
那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！
: \# M# {  \( V6 |' i
可以，普通IO口多是这样用.
, N) s' C. Z* L! G有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。0 F: w5 d# X/ G7 ?2 x4 l5 h
还有一些是专门PLL输出的，如果你要PLL输出从这组输出，延时偏移最小，当然不用这个功能，管脚说明是User IO的话，那一般IO多可以走的。
1 ~1 h9 Z) f$ B9 y2 q- I  C3 o) w% Y$ P' O0 g. P( L( C  G; M
总之FPGA的IO可以随意排列，这样很利于走线顺畅和优化。
作者: yanyeh89    时间: 2013-5-29 21:13
zgq800712 发表于 2013-5-29 09:00
% Q: c5 l% N4 y1 _+ V可以，普通IO口多是这样用.! r1 r# a* ?' {0 A5 m' A
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...

. T' V( y% B. g5 G( Y( F* Z: y我知道了。谢谢啊



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