FPGA控制DDR2，引脚处理，很棘手的问题

大胡子

最近做了一款用FPGA控制DDR2的电路板，出现了一棘手问题，望各位大师指教！
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      问题：电路板已经投产了，但是发现DDR2的一部分DQ/DQS/DQM引脚没有分配到FPGA相应的DQ/DQS/DQM引脚上，导致电路板白做了，是否有其他方法可以补救？
      
      我在网上看到有以下说法：
      法一：自己重新设计一个DDR控制器，这个比较难，而且时间不允许，放弃；如果走运的话，可以在网上找到别人贡献的DDR控制器，做一下修改可以的。根据本人经验，这个对于altera系列的来说，还真是少，有strrixt系列，但是cyclone系列那就比较悲剧了，大部分都是Xilinx的。全凭个人人品啦
' L4 |: w. S6 M1 M9 w6 e      法二：重新设计PCB，这个是没有办法的，建议先配置DDR控制器，这样就可以根据FPGA来调整PCB，并且回想调整直到满意为止。

     

yidanshuxuexi

楼上的好像愤怒了，呵呵。遇到这种事确实很恶心人。。。死的心都有。。。

大胡子

想法确实不错，就是实施起来麻烦。

李泽尚

受到昨天一个客户的启示，想着如果还没有量产仅是打样调试、原来板子又比较贵的话，是不是可以考虑做两个转接板，就两层，一个是FPGA的，一个是DDR2的，然后把这3个信号分别引出来（引到可以飞线的区域而不是器件底下），再通过过孔焊盘飞线搭起来？
纯属个人意见，仅供参考，一切后果自负~~~

xiaoyunvsmm

小弟有点疑问：FPGA确实有DQ,DQS,DQM信号信号线，但是FPGA引脚具有可配置性，这些引脚和一般IO有什么区别么？

血夜凤凰

因为如果去做板子 不审核一下不行的  抓生产这一环节的只是管生产 其他的不管的 你出毛病 那还不得成众失之的

血夜凤凰

因为PCB工程师 或者就是LAYOUT出的就是一张图纸 但是后面就是复数类的共性PCB板子 所以自己脑子里要有概念 别一不小心出事后 别人肯定得找你麻烦 自己前期工作做好 后面最好有审核就不会出漏子

血夜凤凰

不是教你推责任 可是你得做PCB与原理图对比的 到时候就可以看清楚到底有没有问题 当时偷懒 后面一堆问题 他们还不得把你给啃掉了 因为你出问题只是一块小图纸的问题 他们出问题那是大麻烦的 而且他们是信任你画的图纸的 所以自己下一板小心点

血夜凤凰

你肯定没有做PCB与原理图对比就直接发PCB去做板子了 那个技术小组里就得先审核样板的 不然任何公司都有抓实际生产的那一环节的 到时候出毛病他们得把你给扒皮的

血夜凤凰

如果真的是快定稿的时候再出设计变更 那样所有人都得仔细核对的 不是官僚 真的 这个不审核真得出漏子 去过的任何公司都得有专人审核的

血夜凤凰

还有 楼主 你那儿的工程审核 或者是说设计审核部的那些一审二审在干什么啊 这种板子真的在样板的时候就应该修正掉的 一般公司都要有审核的 就是PCB电路板设计审核 原理图问题只要抓硬件工程师就行了

血夜凤凰

设计的时候先看哪个最重要 既然已经出问题了 那经验行业惯例只好停下来 修正掉问题 否则还不得天天吃苦头 而且底下的操作者也会埋怨你的 设计原理的硬件责任很重当然他们只看好象有那根原理线就算正确了 PCB工程师 也是很累的 画错一条线路就得完蛋 还要分优先级画的 那个都是经验换来的 还要很杯具的自己制作很严格的制作说明 用来和板厂沟通用  上八线 下八线 中心抽两头 就这样想好了 哪管什么原理问题 如果你说的忘记分配了 那要看是原理图没有这根线还是你PCB没有NETLIST 如果你PCB 比对的时候没有这个原理比对错误 那么PCB工程师无责任 如果原理图上面没有那么硬件倒霉 如果画出来的东西外壳不行了 那结构该罚 不就行了 老想这么多干什么啊 你说的那个没有分配的到底是什么 是不是你没导进PCB里 如果那样 那么LAYOUT工程师就倒霉了 月底真的要被扣钱 祝你好运

jimmy

大胡子 发表于 2012-12-27 19:18
- Y6 D  j! d: @4 t刚才写错了，重新修改了。
还是这个问题，请教jimmy 帮我解答一下，先谢啦！
1.FPGA控制DDR2，引脚分配 ...

1.FPGA控制DDR2，引脚分配必须是DDR2的DQ/DQS/DM引脚对应FPGA的DQ/DQS/DM引脚吗？
$ m! |2 v: j9 x5 `

Q1：对。尽量参照FPGA本身的管脚配置,这样你在软件配置时也比较方便，不用再重新核对管脚分配。

2.如果按1中说的对应，FPGA的Bank3有三个DQS，分别为DQS1B、DQS3B和DQS5B，是否也要求每组DQ都要和各自对应的DQS配对，即DQS1B应该和DQ1B为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B为一组。
) a0 t) E; K* [( P( y% w! b" R0 W
Q2:     DDR2的DQS应为两根。你可将这个芯片的datasheet(相应的页数标出来）上传，大家一起讨论。
: L  X. [4 E! i$ |2 q

3.假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚怎么处理？我看过有的开发板接1.2V,是否可以不接？
希望各位大师能够解答，对你有用哦。
$ P; X  [* `, {5 A4 A) `% ~
Q3：空引脚可以留一些出来方便调试（前提以不影响布线空间为主）原理图上可以为这些引脚加上测试点。

pengkuo123

既然板子都做了，也不能浪费，可以用来调试嘛， 假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚可挑选比较好的pin点比如GC或CCpin点先飞细线后再贴芯片，但要找高手干。
# _2 x; Q3 U; M0 W. Q5 d

大胡子

大胡子 发表于 2012-12-27 19:14
) Q+ D  D2 o+ S2 y9 g! J1 Y- n还是这个问题，请教jimmy 帮我解答一下，先谢啦！
1.fpga控制ddr2，引脚分配必须是DR2的DQ/DQS/DM引脚对 ...

% K2 Q" D5 ]2 R. Z; x2 V5 g刚才写错了，重新修改了。
" L* l) _# h% l3 J$ j还是这个问题，请教jimmy 帮我解答一下，先谢啦！
4 ~: ]* ]- @% x2 Y( s# G4 e0 n1.FPGA控制DDR2，引脚分配必须是DDR2的DQ/DQS/DM引脚对应FPGA的DQ/DQS/DM引脚吗？
% A% E: ^8 n& H1 R+ }2.如果按1中说的对应，FPGA的Bank3有三个DQS，分别为DQS1B、DQS3B和DQS5B，是否也要求每组DQ都要和各自对应的DQS配对，即DQS1B应该和DQ1B为一组，DQS3B应该和DQ3B为一组，DQS5B应该和DQ5B为一组。
3.假设ddr2用了FPGA的两个bank，并且这两个bank的引脚没有用完，空引脚怎么处理？我看过有的开发板接1.2V,是否可以不接？
希望各位大师能够解答，对你有用哦。