海思的demo板DDR数据线为什么没有同组同层和绕等长？

hammer_F

最近看到海思HI3519的官方demo板ddr部分数据线并没有做到同组同层和等长，找了好几块官方板子都是这样的，有什么说法吗？
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超級狗

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这个补偿能力多大，我也看不出来。

一般 DDR4 PHY Deskew 補償能力

• 10ps / step ~ 20ps / step
• 32 step ~ 128 step 補償能力
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有多少 Step 的補償能力，各家芯片的設計不一。

每個 Step 延遲（Delay）時間是用 Delay Line 達成的，所以各家芯片設計出來的延遲（Delay）時間也未必會相同。
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超級狗

硬件补丁 发表于 2025-6-19 16:17
DQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可 ...

) E$ g& T: l4 E$ x0 ?难道他们的 PHY 没有这个功能？
" V, ~8 z5 T0 U樓主問的是「為什麼可以不等長？」，小弟的回帖僅在說明其原因，請勿進行栽贓及嫁禍！
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$ n# O3 K0 R8 l% M反過來說，除了這些大廠，難道那些名不見經傳的芯片就沒做 Deskew 嗎？

每顆 DDR4 PHY 都有，但這東西不是給眾敗家子們揮霍用的！
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硬件补丁

超級狗 发表于 2025-6-19 07:47
DDR4 Deskew
Read deskew training
The read DQ deskew training compensates for the delay differences ...

DQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可以不严格等长？）intel AMD平台都这样规定，难道他们的phy没有这个功能？

硬件补丁

超級狗 发表于 2025-6-25 12:47
6 T" a# r5 u( i: A  N1 P2 D& _) D不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種， ...

4 a1 Z8 D* }8 w. z8 h! V5 a* N狗哥是大神，逮着机会了就顺势耍点无赖多问点问题。可能是长期学习和工作习惯，很多事其实也没必要这么清楚。有时候会处理一些量产问题，比如单纯的一个电阻失效。你不分析清楚，这个问题就得不到真正的解决，而这个分析出器件级失效就涉及到很多知识了。长期的探究，总会做出更加稳定皮实的产品。

huo_xing

超級狗 发表于 2025-6-25 12:47
不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種， ...

7 ^! E' @2 |; s3 M  a能发现“自我感动”式学习/工作时才可以说人开窍了
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超級狗

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硬件补丁 发表于 2025-6-24 14:49
huo_xing兄弟有分享自己的一些工作经历和感悟，感谢分享。其实入迷不入迷，源于人类对未知的猎奇心理，和 ...

* W% n) c3 f% a" g; O: I不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種，看到別人不等長都可以差到 100mil 以上，我下次也可以這樣搞的思維。

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我本來也是想提出同樣的問題，「有人知道海獅的芯片 Deskew 能力補償到什麼程度嗎？」。
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後來想想，問完全倒也挺沒意思的。
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( {3 y/ \. A0 u& R% Y3 q還是補丁兄弟比較顧人怨，硬是要打破砂鍋問到底。
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硬件补丁

超級狗 发表于 2025-6-24 12:30
前面那篇探討 DDR4 PHY Deskew 的文檔是最典型的。
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要更多、我就得再回狗糧倉庫翻找一下，萬一狗弟被 ...

9 V$ d: R/ Y/ b8 Ehuo_xing兄弟有分享自己的一些工作经历和感悟，感谢分享。其实入迷不入迷，源于人类对未知的猎奇心理，和工作岗位没什么太多关系。你是从PCB走向应用，我是从应用走向各个子模块：EMC PI SI 散热仿真 PCB，各自有各自的特点，目前市场上有PCIE4.0 5.0了其实对于PCB来说，其实也有一定的难度。其实如果站在另外一个角度，如果单纯地养家糊口，这些手段并无本质地区别。

硬件补丁

超級狗 发表于 2025-6-24 12:23
) W" R: d. `. cDeskew Training 是由硬賤做掉的，芯片設計通常會有寄存器記下 Training 後的結果。有的芯片設計允許讓軟 ...

感谢长文回复，IBIS现在都不太好拿的到了，大部分给出的都是分模块给snp文件了。ibis有了，基本这个芯片在无源方面是没有什么秘密了。
狗哥经验丰富，常向你请教。

超級狗

8 T1 @0 x' w' r  k+ W

有补偿能力相关的文档介绍吗？

# j" Q" C6 w$ W5 C6 x前面那篇探討 DDR4 PHY Deskew 的文檔是最典型的。

& j; t! P% p# n要更多、我就得再回狗糧倉庫翻找一下，萬一狗弟被土石流活埋了，就請哥另覓高人了。
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超級狗

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硬件补丁 发表于 2025-6-24 10:12
- M* P2 Z9 x6 s: [0 e" w感谢狗哥的耐心解答，get到新的老知识了！从狗哥给出的补偿能力看，DQ组内的补偿能力其实也没有很强，较 ...

. p! Q, S  E- |/ Y* J& R. lDeskew Training 是由硬賤做掉的，芯片設計通常會有寄存器記下 Training 後的結果。有的芯片設計允許讓軟賤修改寄存器內容，但這僅是為了芯片商內部做偵錯用，這些寄存器通常不會公開在規格書上，他們不會讓客戶去動這些東西。

等時（Timing Matching）設計
; r" y/ I' f$ h. F所謂等時（Timing Macthing）設計，就是有芯片原廠的 IBIS 模型，透過 Mentor Graphic HyperLynx 這類的模擬軟件，做芯片對芯片的等時（Timing Macthing）檢查，以確保整個設計能符合需求。

IBIS 模型內藏有很多芯片特性的密秘，競爭對手拿到的話，就能知道你的芯片設計得有多好或多爛了。
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( |( v4 @0 M# f# I. E) T即便一級大廠、原廠也未必會釋出 IBIS 模型給你，通常是客戶把 PCB Layout 給原廠，他們幫你做模擬並指導修改。

1 O' a" t( J5 S& H小弟在鎮輔司時，專為聯法克（Meadiatek）挑糞（設計公板），PCB Layout 都必須送給合肥的某一票人做檢查，模擬都過了他們才放行洗板。


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硬件补丁

超級狗 发表于 2025-6-24 09:43
! w3 o$ W) U2 F/ R一般 DDR4 PHY Deskew 補償能力

10ps / step ~ 20ps step

32 step ~ 128 step 補償能力

感谢狗哥的耐心解答，get到新的老知识了！从狗哥给出的补偿能力看，DQ组内的补偿能力其实也没有很强，较为严格的等长还是要做的。厚着脸皮再问一嘴，有补偿能力相关的文档介绍吗？

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huo_xing

wudipk2010 发表于 2025-6-24 09:45
/ t) z! ^# R/ ~5 z6 o$ ^, E, n: ^国产cpu必须这样搞，不然就会丢失很多用户。现在国产cpu不光给出各种demo板，还要分不同的ddr（ddr3 ddr4 ...

话不能这么说。都2025年了，应该说老外的技术壁垒主义行不通了。中国崛起的秘密把高技术的东西搞成白菜价，低技术的搞成免费。
& S6 W6 C7 X3 H这样弄不论是站在国家角度还是个人角度都是有利的。因为世界本质是物质的，只有物质多了才能过的好

wudipk2010

huo_xing 发表于 2025-6-20 10:47
做这个事前咨询下你们软件是否有能力做读写时序匹配。要不肯定是硬件的锅。
+ r3 d+ \2 T2 d+ W  h/ S# Fddr并行传输的逻辑决定了等 ...

0 d- M2 l/ t- H7 ]3 e8 s5 s国产cpu必须这样搞，不然就会丢失很多用户。现在国产cpu不光给出各种demo板，还要分不同的ddr（ddr3 ddr4 lpddr4）demo板，甚至还要指定了ddr型号列表。这么做的好处就是硬件初级工程师都能拿来就用。我画cpu板子很多，目前接手的板子 海思、爱芯、君正、全志、地平线之类的官方demo都不做严格的等长（一般300mil之内，有的芯片甚至可到500mil都可以），也有严格等长的，比如瑞芯微。然后画完板子，芯片原厂还要给用户做原理图检查和pcb检查，服务都是一套一套的。就是为了让用户首板pcb就成功，大大缩短项目开发周期。
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超級狗

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硬件补丁 发表于 2025-6-20 10:35
狗哥，无意冒犯！你给的资料写的是per-bit deskew。小弟有疑问，到底这个补偿是通过补偿clk和dqs之间的裕 ...

+ ?& p$ K: G- y3 W  Y9 s" E  y( xDDR4 DQ Deskew
對通道內的各個 bit 做 Deskew 對齊。
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DDR4 DQS Deskew
通道內各個 bit Deskew 對齊後，不同通道間也要 Deskew 對齊，資料才不會有錯誤。
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' m/ K5 _' j; ~/ q0 f; i

huo_xing

wudipk2010 发表于 2025-6-19 11:34
! W: n+ ]  u6 e+ O* ~DDR4走线一般不用刻意走等长，控制在一定范围内就行。不光是海思的，很多其他芯片也是这样。

" v0 h# o* w9 \- y: R8 Q# m做这个事前咨询下你们软件是否有能力做读写时序匹配。要不肯定是硬件的锅。
0 ^, T/ Q% ~+ q( Gddr并行传输的逻辑决定了等长是必须的。但是这个等长是软件实现还是硬件实现都可以。
软件实现本质还是需要硬件支持的。从ddr3规范支持地址线writing leveling功能开始，后面ddr4/5/6开始数据线也有相同功能。
) h; t, G/ M! C1 g目前国产cpu对我等应用工程师来说是很有好的，厂家或代理提供sdk和pcb中已经做了时序匹配。也就是说只要不动pcb布线这部分调试基本没有难度。这也是大部分国产cpu的应用手册里明确规定ddr相关设计（sch和pcb）最好照抄的原因，如果改动前最好先咨询清楚
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硬件补丁

超級狗 发表于 2025-6-19 07:47
+ H- I: k3 q% G  oDDR4 Deskew
Read deskew training
The read DQ deskew training compensates for the delay differences ...

# p* s3 K0 y3 U* ]% e狗哥，无意冒犯！你给的资料写的是per-bit deskew。小弟有疑问，到底这个补偿是通过补偿clk和dqs之间的裕量，还是直接补偿dq和clk之间的裕量，这个涉及到dqs dq dm之间是不是要遵从严格的等长关系。从文档里，我看不出来。这个补偿能力多大，我也看不出来。如果是补偿之前的认知都是dq是采样dqs的，事实上之前的项目也是这么实施的，有此疑问，这个deskew到底是怎么操作的？

任天堂5

能不能在程序中给它们设延时呢