17.2版本导网表问题

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17.2版本每次导入网表都需要重新选网表路径，有没有设置像16.6一样，能记住上一此导入的路径呢？

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qin123g 发表于 2024-9-13 14:26
我也碰到这个问题，还没解决

3 d3 G( R' w+ O& x6 v9 g, ~软件自身设置就是这样的  没法解决  17.4好像没这个问题  单单就17.2有

qin123g

我也碰到这个问题，还没解决

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aarom 发表于 2023-11-27 10:36
* q6 J' d' V2 V6 B3 X  [5 c* O1.使用 orcad 直接轉ALLEGRO (Cadence 方式), "必須"在和PCB檔案(*.brd) 同目錄下.
5 z- @, h2 s# e% o
  p1 D6 P& U, `9 @7 r2.使用 orcad 其他 ...

懂了懂了，那个设置对我没用😂
4 i+ ]# ?& [: ^# x0 v# r( {: _

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aarom 发表于 2023-11-26 16:55
你說.......17.2版本每次导入网表都需要重新选网表路径.  又說"因为我们不同板网表的位置会变的"
8 @8 q$ L" r1 ^# K3 b
所以 ...

只想知道怎么设置，才能保证同一个板子，只需要第一次刷网表的时候选下路径，后面修改原理图，再刷网表时，还能记住之前的路径，而不是要重新再选下路径。
- b+ [- F! [6 K6 a% `: R9 M

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aarom 发表于 2023-11-25 12:43

这个地方有尝试设置过，但是value不知道怎么设置   因为我们不同板网表的位置会变的   
+ D$ G+ y3 L5 q6 w6 P) {8 B

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yangjinxing521 发表于 2023-11-24 18:01
6 W/ Z0 K$ x6 n( {不会吧，应该记住了。除非多个版本切换

' [8 ^. k4 ?! [) v  I确实和16.6共存的  但是一直用17.2导好几次，也是这样，每次都需要重新找路径
) d5 N7 y! {2 t% v2 W0 Q

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bc9jvvs1id 发表于 2023-11-24 17:55
; k$ j) C* y' m9 R5 u- i3 l我平时只用一个版本，
+ f% f$ f# s( ?4 h8 J那你觉得那个好用就换成那个，不一定非要用17.2

6 v" l7 v! D3 t' K" n: ?% h1 j现在升级成17.2了

yangjinxing521

不会吧，应该记住了。除非多个版本切换

bc9jvvs1id

我平时只用一个版本，
+ {; y* k7 ]/ v2 w9 u1 w: l. |" b那你觉得那个好用就换成那个，不一定非要用17.2