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[仿真讨论] 10G差分线的布线长度

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    2025-7-3 15:21
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    [LV.7]常住居民III

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     楼主| 发表于 2023-11-1 15:04 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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    x
    FPGA到光模块的10G差分线,长度控制在多少比较合适呢?或者是说信号传播时延最多不能超过多少?板材选用的是高TG板材TU-872 SLK,介电常数为3.5,经计算在这种板材的中的信号速度为158ps/inch。
    & \- k+ Y) b& O" N" A
    2 I4 J( v5 [) D4 s& I
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    2025-9-25 15:29
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    [LV.6]常住居民II

    11#
    发表于 2024-1-8 09:11 | 只看该作者
    长度不是固定的。首先你要明确这个信号的插损是多少。然后根据目前的材料仿真看一下,多少线长能保证这个指标。如果机构设计不能保证这个线长,那你们得换材料。因为线长这个因素是由机构的定位决定了你的实际长度是多少的。
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    开心
    2025-7-3 15:21
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    [LV.7]常住居民III

    10#
     楼主| 发表于 2024-1-8 09:06 | 只看该作者
    wangmengsu915 发表于 2024-1-6 10:10
    9 C6 s5 j0 h* g. p能仿为啥要计算呢
    " x, t1 I/ p: G% m% t0 A; ?
    不会仿啊
    9 q: L  [: z- @* F& `) u7 p' T1 b
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    2025-11-14 15:17
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    [LV.7]常住居民III

    9#
    发表于 2024-1-6 10:10 | 只看该作者
    七彩雨 发表于 2024-1-5 09:34
    3 d; y+ H$ I. i2 [7 E走线长度为6.845inch,阻抗为100,线宽4.1mil,所用板材(TU872)介电系数为3.5,损耗因子为0.008,信号频 ...
    6 u. j3 @9 W2 k; G: G( w- F
    能仿为啥要计算呢
    - ?% a& q: A. U# X& g  _

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    不会仿啊  详情 回复 发表于 2024-1-8 09:06
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    2025-7-3 15:21
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    [LV.7]常住居民III

    8#
     楼主| 发表于 2024-1-5 09:34 | 只看该作者
    本帖最后由 七彩雨 于 2024-1-5 09:42 编辑
    9 C+ ?& |. z  a$ R; Y
    wangmengsu915 发表于 2024-1-4 14:50
    " v& S# y) F0 K' {那至少得知道:每种板材对应的走线单位插损值(db/inch) ,比如:FR4大概 1dB/inch@5.15625GHz

    % R2 N! r" O. p3 ?' n走线长度为6.845inch,阻抗为100,线宽4.1mil,所用板材(TU872)介电系数为3.5,损耗因子为0.008,信号频率10G
    : C4 E0 d4 B# e+ d* z8 b5 x根据相关公式估算了一下:' W" C& m3 i7 o" i9 {; F: a
    导线引起的总衰减为:6.845*36/(4.1*100)*3.162=1.899dB
    * N& R9 L6 C4 D$ y/ |8 l介质引起的总衰减为:6.845*2.3*10*0.008*1.87=2.356dB
    * i1 o9 }& O& ?8 H& N) v* ]% P  u% _共4.255dB4 G: k" ]6 S5 q* N
    要求信号线插损为:-8dB( F' e7 \1 L. p
    故走线长度和所用板材满足要求。6 Y6 I1 g$ q( a* S; T
    不知我这样分析对不对?请指教
    : F; C& ?# j( `; |0 g+ M3 s& O

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    能仿为啥要计算呢  详情 回复 发表于 2024-1-6 10:10
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    [LV.7]常住居民III

    7#
     楼主| 发表于 2024-1-5 09:33 | 只看该作者
    本帖最后由 七彩雨 于 2024-1-5 09:45 编辑 - G; p* \6 F; L$ |" V% E& \
    七彩雨 发表于 2024-1-4 15:184 x6 d: j% u" ?
    板材损耗因子为0.008(10GHZ情况下),可以算出来插损是多少dB/inch吗?

    8 V# v9 E- v' B+ E7 c8 d( l( D查了资料,说是损耗主要由导线损耗和介质损耗引起,分别有个计算公式
      v1 u5 Z8 b- S, e
    4 x" s2 S* q6 h! y3 }
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    [LV.7]常住居民III

    6#
     楼主| 发表于 2024-1-4 15:18 | 只看该作者
    本帖最后由 七彩雨 于 2024-1-5 09:46 编辑
    ' C- X: N* Y7 [, V, e
    wangmengsu915 发表于 2024-1-4 14:50
    , K" }4 _8 m% E. M) T+ x8 ?那至少得知道:每种板材对应的走线单位插损值(db/inch) ,比如:FR4大概 1dB/inch@5.15625GHz

    0 L- E; e) `0 G5 H0 N板材损耗因子为0.008(10GHZ情况下),可以算出来插损是多少dB/inch吗?
    2 D) c; r+ E+ I6 a0 p% V; t

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    走线长度为6.845inch,阻抗为100,所用板材(TU872)介电系数为3.5,损耗因子为0.008 根据相关公式估算了一下: 导线引起的总衰减为:1.899dB 介质引起的总衰减为:2.356dB 共4.255dB 要求信号线插损为:-8dB  详情 回复 发表于 2024-1-5 09:33
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    2025-11-14 15:17
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    [LV.7]常住居民III

    5#
    发表于 2024-1-4 14:50 | 只看该作者
    七彩雨 发表于 2024-1-3 17:22
    + |  P+ @- K) }9 r! A0 T$ D. I知道插损值,如何估算走线长度和板材呢?如果不做仿真的话
    # [7 {6 i2 J* j( V6 h
    那至少得知道:每种板材对应的走线单位插损值(db/inch) ,比如:FR4大概 1dB/inch@5.15625GHz  
    4 c# {& r  B$ C3 o" `+ L

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    走线长度为6.845inch,阻抗为100,所用板材(TU872)介电系数为3.5,损耗因子为0.008 根据相关公式估算了一下: 导线引起的总衰减为:1.899dB 介质引起的总衰减为:2.356dB 共4.255dB 要求信号线插损为:-8dB  详情 回复 发表于 2024-1-5 09:34
    板材损耗因子为0.008(10GHZ情况下),可以算出来插损是多少dB/inch吗?  详情 回复 发表于 2024-1-4 15:18
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    4#
     楼主| 发表于 2024-1-3 17:22 | 只看该作者
    wangmengsu915 发表于 2023-11-2 09:43& d; B" w( N3 s: b
    参考IEEE 802.3协议规范中对插损的要求;根据单板的布局,大概能知道FPGA到光模块的最大走线长度;插损约束 ...

    ) _5 v6 x# y0 x. m6 r- P7 a知道插损值,如何估算走线长度和板材呢?如果不做仿真的话. l* w. H5 I7 X$ D9 x2 B7 }7 x# P

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    那至少得知道:每种板材对应的走线单位插损值(db/inch) ,比如:FR4大概 1dB/inch@5.15625GHz  详情 回复 发表于 2024-1-4 14:50
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    3#
    发表于 2023-11-2 09:43 | 只看该作者
    参考IEEE 802.3协议规范中对插损的要求;根据单板的布局,大概能知道FPGA到光模块的最大走线长度;插损约束要求有了,就能确定什么板材合适;

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    知道插损值,如何估算走线长度和板材呢?  详情 回复 发表于 2024-1-3 17:22
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    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    2#
    发表于 2023-11-1 17:33 | 只看该作者
    高速信号的PCB设计主要考虑链路的阻抗、损耗,长度尽量短,从经验上来看,TU-872 SLK可以满足板级10G速率的信号设计

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    還有IC產生信號的功率.  发表于 2023-11-1 18:58
  • TA的每日心情

    2024-12-30 15:17
  • 签到天数: 150 天

    [LV.7]常住居民III

    1#
    发表于 2023-11-1 17:12 | 只看该作者
    长度不是固定的。首先你要明确这个信号的插损是多少。然后根据目前的材料仿真看一下,多少线长能保证这个指标。如果机构设计不能保证这个线长,那你们得换材料。因为线长这个因素是由机构的定位决定了你的实际长度是多少的。
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