DDR4时钟波形问题

七彩雨 · 发表于 2023-10-13 16:46

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DDR4仿真，共4片DDR4，时钟在第四片尾端端接，第三片DDR的时钟波形有点奇怪，如下图所示，请教大家是什么原因呢?

七彩雨 · 发表于 2023-10-18 16:09

本帖最后由七彩雨于 2023-10-18 16:21 编辑

aarom 发表于 2023-10-17 22:37" F# J0 E0 M# e$ ]: R+ {
1.不是用說的.沒圖沒真相.% g& _+ D, ]2 x3 i B
2.再來看你模擬是怎設的順序........

时钟信号线依次经过四片DRR4，在第四片端接，仿真波形依次如下，第三片波形奇怪

aarom · 发表于 2023-10-19 00:18

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七彩雨 · 发表于 2023-10-19 14:13

七彩雨发表于 2023-10-19 09:47
0 r) z2 n. \: N做等长了，分段等长，A0-A16里包含有clk

将端接电阻移到第三片旁，第三片仿真波形如下，感觉波形稍微正常一点了

aarom · 发表于 2023-10-19 18:26

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七彩雨 · 发表于 2023-10-19 14:59

由此可见是端接电阻的阻值错了？

七彩雨 · 发表于 2023-10-19 14:58

七彩雨发表于 2023-10-19 14:19
" P) c( G8 n% X端接电阻的位置要改吗？

还是将端接电阻放于最后一片尾端，将阻值由1K改为36Ω，波形貌似正常了

七彩雨 · 发表于 2023-10-19 14:19

端接电阻的位置要改吗？

七彩雨 · 发表于 2023-10-19 09:47

本帖最后由七彩雨于 2023-10-19 09:48 编辑

aarom 发表于 2023-10-19 00:18
" u, j; ^. f7 P) f剛好被eda365 logo 檔到了.
8 z t2 d; A. r4 h6 d9 q1 R( y* [+ Z! G. t
只看到沒拉等長.

做等长了，分段等长，A0-A16里包含有clk

aarom · 发表于 2023-10-17 22:37

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七彩雨 · 发表于 2023-10-17 14:51

6940 发表于 2023-10-17 13:175 }$ W1 {3 |" t" l& m5 v
电阻造成的

能具体说说吗？

6940 · 发表于 2023-10-17 13:17

电阻造成的

七彩雨 · 发表于 2023-10-17 11:00

aarom 发表于 2023-10-16 17:57( k/ E+ h1 d2 P% ^
終端電阻位置正確嗎??

信号线尾端端接

aarom · 发表于 2023-10-16 17:57

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七彩雨 · 发表于 2023-10-16 10:33

ldd2023 发表于 2023-10-16 10:27% Y) G3 B# r: u
前面两片呢？

前面2片，最后一片都正常

ldd2023 · 发表于 2023-10-16 10:27

前面两片呢？

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