allegro package designer里怎么修改过孔网络呢

李萌翻

allegro package designer里怎么修改过孔网络呢
' F* M" G  m- k* T- I, R

李萌翻

姽婳涟翩 发表于 2023-8-9 17:35
) Y6 [% g) n8 V$ C2 F2 E! ]8 V首先要把所有VSS和via连接的地方删除 特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via ...

好的，了解了
! U. S. ^9 n% q# k3 _  I

姽婳涟翩

李萌翻 发表于 2023-8-9 14:21
! J+ b0 V: I9 Q) Y% Y; e  M, Q6 Q5 _比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？

8 d) t6 K  m0 U1 e+ u' h8 {' ^首先要把所有VSS和via连接的地方删除 特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via连一下就好了
7 h# S& q2 O2 f, S一般发生你这样的情况都是刷新ball map导致的，这时候用Derive assignment就不太适用了

李萌翻

姽婳涟翩 发表于 2023-8-8 17:47
  N- q- V) V- L# O7 c3 b点击这个命令 然后框选就好了

# u( B, m+ y+ j) j( Y, H7 o比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？

姽婳涟翩

点击这个命令 然后框选就好了
1 ~1 c0 |# ]- Z  s

李萌翻

姽婳涟翩 发表于 2023-8-8 13:28
7 e$ F, v" L9 V( t' j* T' `! CDerive assignment 用这个指令就可以

& }0 |9 }7 \) P/ P, w) d命令找到了，具体怎么操作可以讲下吗？

姽婳涟翩

Derive assignment 用这个指令就可以

李萌翻

monarch_zen 发表于 2023-8-7 21:35
, v* e2 j% v( \7 e# G6 p插件

可以分享下吗？只找到PCB的skill

monarch_zen

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