ARM 异常介绍

hunterccc

一、中断概念：
  P3 p- L! f1 [2 {, dCPU 在执行当前程序的过程中因硬件或软件的原因插入了另一段程序运行的过程
; `7 z6 G9 y, q* Q! Z/ Y硬件引起的中断不可预测，随机性
- X% f' v9 Y& [* B' Q/ D+ _软中断：事先在程序中安排特殊指令，CPU 执行到该类指令时，转去执行相应的一段预先安排好的程序，然后再返回来执行原来的程序

% @" r' a; ?( t) X/ q 二、ARM 体系异常分类：
复位异常（Reset）
; F1 B6 P- T0 H, G% `数据异常（Data Abort）
- g% T1 M) J; b5 q4 q+ t6 T' J快速中断异常（FIQ）
外部中断异常（IRQ）
3 V+ k& p$ n3 g9 C2 C0 o0 q$ d预取异常（Prefetch Abort）
软中断异常（SWI）
, o' E4 j. P/ c1 \未定义异常（Undefined interrupt）

/ o- P; O: F& j6 H/ c* r6 ? 三、异常处理伪代码及 7 种异常
' I7 f/ S; P( S异常处理伪代码：
  H6 q6 s% T2 z$ C5 ?- d
! v7 ~' @) R0 g R14_<exception_mode> = return link

2 n8 O( W) i+ z/ R$ I5 C! @ SPSR_<exception_mode> = CPSR

9 o; d; E: |7 ~; X2 s+ V CPSR[4:0] = exception mode number

+ w4 Z; }- P# @: C+ U CPSR[5] = 0 /*进入 ARM 状态*/

$ b4 L1 z$ c0 H! N" N9 ~ If <enception_mode> == reset or FIQ then
# |4 E* [" w9 O! l- d. m/ [
CPSR[6] = 1 /*屏蔽快速中断 FIQ*/
7 _$ S5 L0 [1 E( Y; y! B1 h
CPSR[7] = 1 /*屏蔽外部中断 IRQ*/

PC = exception vector address
: l( P; ^4 c. h+ h* M# F' K: j5 \复位异常
- I$ f7 X, c- z0 o0 f) c. S. _# Q概念
) \5 J! f$ y% q& N0 c
当处理器复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行，复位异常中断通常用于系统上电和系统复位两种情况。
步骤：
6 s. t, X" e% o
8 x! V( {4 f( i$ s8 ]& p 设置异常中断向量表

7 }: o6 _9 D: ~2 g8 j0 @+ U 初始化数据栈和寄存器

初始化存储系统，如系统中的 MMU

初始化关键的 I/O 设备
0 n7 S1 n6 Q2 E+ y  N, B& o3 ^
使能中断
+ [) Z& v# F+ x; Q; W
处理器切换到合适的模式
' _$ v" J3 [' ^' D
初始化C变量，跳转到应用程序执行
伪代码

R14_svc = UNPREDICTABLE value
6 o4 g4 f! q9 E6 r
) ~( j* o1 K7 D# y5 i8 O SPSR_svc = UNPREDICTABLE value
9 c! e3 O, L9 h( Y1 y) i
0 T6 a6 I# Q' j- m, E CPSR[4:0] = 0B10011 /*进入特权模式*/
& z) {; X' _* u& Z3 C8 d
& n# X! E4 _  b2 `( e. L& v- F CPSR[5] = 0 /*处理器进入 ARM 态*/

CPSR[6] = 1 /*禁止快速中断*/

CPSR[7] = 1 /*禁止外设中断*/

If high vectors configured then
8 B: G( t  F/ n& P" z) e
; [7 n1 ]8 s' P6 w PC = 0xffff0000

- l! g% @/ V) d( M: Z. c) ~ Else
( B  X+ Y9 }. E8 }0 _7 ?
PC = 0x00000000
$ E) E- L, B! f未定义指令异常
概念
) L7 j* y+ H8 S1 Q
7 {" m$ b5 i4 G% t; k3 i0 Z 当 ARM 处理器执行协处理器指令时，它必须等待一个外部协处理器答应后，才能真正执行这条指令。若协处理器没有响应，则发生未定义指令异常。未定义指令异常可用于在没有物理协处理器的系统上，对协处理器进行软件仿真，或通过软件仿真实现指令集扩展。
. G. Q; Z8 b8 V2 p& {! I! Y步骤
5 r4 }5 m3 Q3 [/ E# f' i将仿真程序入口地址链接到向量表中未定义指令异常中断入口处（0x00000004 或 0xffff0004），并保存原来的中断处理程序
/ F0 a8 |' a: A: R/ C7 {读取该未定义指令的 bits[27:24]，判断其是否是一条协处理器指令。如果 bits[27:24]值为 0b1110 或 0b110x，则该指令是一条协处理器指令；否则由软件仿真实现协处理器功能，可以通过 bits[11:8] 来判断要仿真的协处理器功能（类似于 SWI 异常实现机制）
如果不仿真该未定义指令，则程序跳转到原来的未定义指令异常中断的中断处理程序行
伪代码
. u9 b) f2 Q% a
; c8 f4 C$ g" {% i; C9 G! e: Q8 W) I r14_und = address of next instruction after the undefined instruction

( U9 I) e, o9 |! [4 T SPSR_und = CPSR
) R/ h5 j$ W% o- s6 q. g8 H9 i
CPSR[4:0] = 0b11011 /*进入未定义指令模式*/
  \, `# c+ c6 S" N$ w2 z5 P
( N$ w4 y* V4 i: Q, e, v% s* W2 @ CPSR[5] = 0 /*处理器进入 ARM 状态*/
# h( I( Y/ i" x
, ]: Z3 y* f/ p /*CPSR[6] 保持不变*/

' X  H2 a" s5 _ CPSR[7] = 1 /*禁止外设中断*/
, \' P" G$ w# i$ ?9 ?* i
If high vectors configured then

9 F$ A0 ?1 D: ]" q PC = 0xffff00004

, f5 Q3 y1 c8 \ Else
6 z3 }& B5 b: c1 ~  b
PC = 0x00000004
! V. F# c( H. f9 l2 ?2 r! _# ^软中断异常
. i/ N& H& @( ?+ F) H- y概念

! T9 n  Q! J0 `0 a 这是一个由用户定义的中断指令（SWI）。该异常由执行 SWI 指令产生，可用于用户模式下的程序调用特权操作指令。在实时操作系统中可以通过该机制实现系统功能调用。
) ^4 L. F; l" h5 J0 W0 r9 a. ?伪代码
! G$ e1 W  J, ?" v
r14_svc = address of next instruction after the SWI instruction

" i) B- y- J' I' o SPSR_und = CPSR

+ N- w3 H5 b  s; U, M CPSR[4:0] = 0b10011 /*进入特权模式*/
* ?( z+ X- e# e: N- i8 y( x) p
3 L3 m: }6 u3 j+ O4 L CPSR[5] = 0 /*处理器进入 ARM 态*/

/*CPSR[6] 保持不变*/
2 Y# B( a  S* }) ?* h4 F' U# K. W# k
6 ]  g' Q- p/ b7 M- N# e CPSR[7] = 1 /*禁止外设中断*/
$ E7 V0 n) ~0 O1 n5 C
If high vectors configured then
& p" y4 d: [, o. T
6 p3 O5 y- a9 g; x/ L PC = 0xffff000C

' |/ E  J# }; w* _2 K0 H Else

( Q, N) I9 I& k$ P6 D PC = 0x0000000C
预取异常
4 o: X- B5 x) D- {5 l概念
. R: M+ H8 B$ ]
预取异常是由系统存储器报告的。当处理器预取的指令的地址不存在，或者该地址不允许当前指令访问（权限不够）时，将产生预取异常。
% M$ q: o1 p% [8 b; X
如果系统中不包含 MMU，指令预取异常中断处理程序只是简单地报告错误并退出；若包含 MMU，引起异常的指令的物理地址被存储到内存中。
2 E) M6 z* b  I" p* V" ], ]伪代码

- O3 ?/ f+ W4 m6 O. P r14_svc = address of the aborted instruction + 4

SPSR_und = CPSR

3 k. p$ U2 A* y4 B CPSR[4:0] = 0b10111

CPSR[5] = 0
$ a, f: i$ A9 Y/ j# c6 r# C! B5 B% i
% q7 M- W  }1 r3 ~# i /*CPSR[6] 保持不变*/
& J. @1 O! K" M7 T2 x" C
" ~8 O' @2 r: N0 R CPSR[7] = 1 /*禁止外设中断*/

2 D  B# {6 b7 p' x& Q) b; h If high vectors configured then
( }- N% ]6 D8 L: h2 F, \
2 ~! ^4 S: l0 W; E0 P PC = 0xffff000c

Else
3 g' C5 f+ T; `: T+ a, y/ h5 r: Q
PC = 0x0000000c
数据异常
概念

数据异常是由存储器发生数据中止信号，它由存储器访问指令 Load/Store 产生。  
( W' Y0 T9 j( H+ x7 `& m. _0 G
3 {  G( J" m! _7 V 当数据访问指令的目标地址不存在，或者该地址不允许当前指令访问（权限不够）时，将产生数据访问中止异常。
6 E/ b8 _+ A! G2 c+ e% E产生数据访问中止异常时，寄存器的值修改规则
r14 的值只与发生数据异常的指令地址有关，与 PC 值无关
5 b& J. \  }! U+ q  ^7 }$ V+ k如果指令中没有指定基址寄存器回写，则基址寄存器的值不变
* J5 H7 p2 ~8 J6 w2 k1 x! F" T! S+ a如果指令中指定了基址寄存器回写，则寄存器的值和具体芯片的 Abort Models 有关，由芯片的生成商指定
如果指令只加载一个通用寄存器的值，则通用寄存器的值不变
# o% f5 x4 g6 I' I& x$ d1 Q如果是批量加载指令，则寄存器中的值不可预知
如果指令加载协处理器寄存器的值，则被加载寄存器的值不可预知
( n) n/ u: K5 ^" [, ^7 B" B$ ]伪代码

r14_abt = address of the aborted instruction + 8

SPSR_abt = CPSR
  y! T: z  C( q% _- ^5 N! \
CPSR[4:0] = 0b10111

- g* e# {# {0 {, ~' \" L CPSR[5] = 0
# o: }, t' Z' f3 S
( J% `# \/ R6 x: w /*CPSR[6] 保持不变*/
& s( D7 I! Y0 H6 ]6 B7 X3 H: R, U
CPSR[7] = 1 /*禁止外设中断*/
6 w1 ^6 v5 J, I, Q
If high vectors configured then

PC = 0xffff0010

3 B4 T+ p' Y; ^# \5 L  l  z Else
2 x1 Y- S( o* `4 g5 Q
PC = 0x00000010
外部中断异常
概念
" D& N4 s/ _; i5 a. P7 T3 }
当处理器的外部中断请求引脚有效，而且 CPSR 的寄存器的 I 控制位被清除时，处理器产生外部中断请求异常中断。系统中各外设通过该异常中断请求处理服务。
; b" O( f; X7 C9 s( W伪代码

r14_abt = address of the next instruction to be executed + 4

/ Q* D0 b9 n- n0 e( B1 p8 ?2 [( D) g SPSR_irq = CPSR
5 ?' B  Y, @2 u
$ G) j- A- @: G* {" [& X* [7 O/ Q* q CPSR[4:0] = 0b10010 /*进入特权模式*/
. y' A7 |7 I8 X: ]5 O
! k7 g' m- f1 Y& _ CPSR[5] = 0 /*处理器进入 ARM 状态*/

, e0 C9 r+ [3 e /*CPSR[6] 保持不变*/
* M0 A' d3 e3 c8 R( t5 J! Z
CPSR[7] = 1 /*禁止外设中断*/
8 b: K: ^0 t! u6 K
If high vectors configured then
. d% Y+ N: w7 x" q3 f" u5 E
: ~) ?, m5 w2 |' `$ s# J$ d. H PC = 0xffff0018

Else

PC = 0x00000018
快速中断异常
概念

当处理器的外部快速中断请求引脚有效，而且 CPSR 的 F 控制位被清除时，处理器产生外部快速中断请求异常中断。
0 C/ R& E" ], I  v伪代码
# s4 r$ |. Q  \0 e
r14_abt = address of the next instruction to be executed + 8
* S& ]' y' ]5 R2 ~
( u8 C! n* B' }1 v4 s% d+ d SPSR_fiq= CPSR

; N$ V! X3 n" |$ W9 q CPSR[4:0] = 0b10001 /*进入FIQ模式*/

* O$ y1 y: k+ M4 M& q' V CPSR[5] = 0
0 o. [% k; @3 d/ l4 J$ ]' s; Q+ }
CPSR[6] = 1
3 ~8 V4 J9 n) F6 T9 G
0 I8 i9 X- Y2 k& O' v CPSR[7] = 1 /*禁止外设中断*/

! _* D4 `( n, i  m If high vectors configured then
& R" N. Y; l. W4 e, J
PC = 0xffff001c

" @. E8 L# [; Q7 e- B  y Else
+ O7 ~! u+ o8 o* m# T& @0 Z- u
7 L% N$ f" X1 t* ?: s PC = 0x0000001c
4 k9 A5 ^; B+ c' |( p, \* I
9 \  `0 K, P( V0 R% ~% M, g. l9 n
1 O. m- r8 A* d8 g5 ~) G! h

) Q. L. ?) }! {+ W: V+ Y6 Q- n
$ x" r' ?7 l. b+ D& Q

# Z( T2 p) t) ~ 四、FIQ 与 IRQ 比较
! {! E; o6 E" i4 `( H$ ?; r相同点
都只是普通中断：
" A) r! Z. O* O% {  x* F* g
* [+ b  D6 Q& \/ ]; i( x7 s 当我们程序定义了该中断，并且在程序运行的时候产生了 IRQ/FIQ 中断，则此时的芯片运行过程：①中断处理器利用IRQ请求线来告诉ARM，②ARM切换到 IRQ/FIQ 模式运行
不同点
% w( L% H" `6 ?% F" Q9 D' m6 dFIQ 速度快，IRQ 速度慢，原因：
. I/ q3 h7 h) N9 S8 A! ^* tFIQ模式提供了更多的寄存器，r8-r14 和 SPSR，而 IRQ 模式只有 r13-r14 和 SPSR，这就意味着在ARM的IRQ模式下，中断处理程序自己要保存R8到R12这几个寄存器，然后退出中断处理时程序要恢复这几个寄存器，而FIQ模式由于这几个寄存器都有banked寄存器，模式切换时CPU自动保存这些值到banked寄存器，退出FIQ模式时自动恢复，所以这个过程FIQ比IRQ快.不要小看这几个寄存器，ARM在编译的时候，如果你FIQ中断处理程序足够用这几个独立的寄存器来运作，它就不会进行通用寄存器的压栈，这样也省了一些时间。
& l/ _7 ^6 O+ A0 l& jFIQ 比 IRQ 有更高优先级，如果 FIQ 和 IRQ 同时产生，那么 FIQ 先处理。
7 F) P( Z; c# F2 u% O/ h( \  ^在symbian系统里，当CPU处于FIQ模式处理FIQ中断的过程中，预取指令异常，未定义指令异常，软中断全被禁止，所有的中断被屏蔽。所以FIQ就会很快执行，不会被其他异常或者中断打断，所以它又比IRQ快了。而IRQ不一样，当ARM处理IRQ模式处理IRQ中断时，如果来了一个FIQ中断请求，那正在执行的IRQ中断处理程序会被抢断，ARM切换到FIQ模式去执行这个FIQ，所以FIQ比IRQ快多了。
另外FIQ的入口地址是0x1c,IRQ的入口地址是0x18。写过完整汇编系统的都比较明白这点的差别，18只能放一条指令，为了不与1C处的FIQ冲突，这个地方只能跳转，而FIQ不一样，1C以后没有任何中断向量表了，这样可以直接在1C处放FIQ的中断处理程序，由于跳转的范围限制，至少少了一条跳转指令。

; N; ]& ^4 R$ q8 W2 M

angern

当 ARM 处理器执行协处理器指令时，它必须等待一个外部协处理器答应后，才能真正执行这条指令。

ssdgh

当处理器的外部中断请求引脚有效，而且 CPSR 的寄存器的 I 控制位被清除时，处理器产生外部中断请求异常中断