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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 请教：Allegro SPB16.2 很多电源飞线都显示不了 为什 ...
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请教：Allegro SPB16.2 很多电源飞线都显示不了 为什么呢

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1#
发表于 2011-4-25 15:26 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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penny190
  • TA的每日心情
    奋斗
    2024-1-17 15:52

    • 签到天数: 237 天

    [LV.7]常住居民III
    21#
    发表于 2011-4-26 13:53 | 只看该作者
      ～樓上大大說的沒錯 ，修改完allegro.cfg我都存在別的路徑，轉NETLIST時再去指定路徑，就不會從新安裝的時候，又忘記改

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    20#
     楼主| 发表于 2011-4-26 11:21 | 只看该作者
    看到了眼睛没吃油 没看清楚，不好意思, 不过设置了NO_RAT=NO还是没用的，需要把VOLTAGE=N0  这样就好了   谢谢高人   今天学了一课

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    flyingc381
  • TA的每日心情
    开心
    2023-10-12 15:00

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    19#
    发表于 2011-4-26 10:59 | 只看该作者
    . Z7 q3 _1 H3 @2 N# f2 @

    / n* ?& R1 f9 w9 B" \0 X* i* {, J: B. F+ t' A( K: N& ^

    3 R' [( w* A7 D7 r无语

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    18#
     楼主| 发表于 2011-4-26 10:56 | 只看该作者
    [ComponentDefinitionProps]
    9 U2 p& {# e. j, r0 iALT_SYMBOLS=YES! f) y- ~  E7 Q3 {$ t
    CLASS=YES6 T& ~" r. N* B3 @, ]$ g. i) f6 Y" ~
    PART_NUMBER=YES  d8 {6 P: C8 H( T
    TOL=YES- v4 `0 \8 ~4 \1 d/ V6 B) x
    VALUE=YES2 J( {3 P) W* m! ]+ ^9 n
    POWER_GROUP=YES
    & A4 j, ?  @/ z/ o$ ]SWAP_INFO=YES9 G: i3 E- T4 Z1 e3 f. C7 p; P3 F

    4 d- Y; L: H' ]- q8 U3 W[ComponentInstanceProps]0 ~2 t7 n' A2 v0 I, B
    GROUP=YES
    / U+ H1 k) z3 m3 h9 ]/ _3 |ROOM=YES
    $ r: _% y( C$ d- SVOLTAGE=YES! Z4 h. u, C* A: t
    FSP_LIB_PART_MODEL=YES* q% |5 A  @1 a6 M& B
    FSP_IS_FPGA=YES" I" E5 |9 c, g  _6 X
    FSP_INSTANCE_NAME=YES
    & z$ Q4 f8 n) \$ VFSP_INSTANCE_ID=YES( h, |  B- e7 Q0 A

    9 ~$ ~1 `4 F5 B) G  T[netprops]$ a( J. W# ]* {8 g7 |
    ASSIGN_TOPOLOGY=YES
    : p* Y6 {; ?: ^2 R4 g8 S, I  p  J8 TBUS_NAME=YES
    / y; i, K) ]. ~- qCLOCK_NET=YES  N1 |' E# {3 K: R% C+ d6 m
    DIFFERENTIAL_PAIR=YES
    7 [# C8 A! ^5 _2 vDIFFP_2ND_LENGTH=YES) z/ m+ b3 l1 i2 A8 w
    DIFFP_LENGTH_TOL=YES2 g: |2 q) A. y8 C( X6 k, o+ R
    ECL=YES5 d" t& s# I, y9 {) Q+ j
    ECL_TEMP=YES( c) ?2 C# T; Q+ O4 A
    ELECTRICAL_CONSTRAINT_SET=YES7 H* G: d0 s& U8 P& N
    EMC_CRITICAL_NET=YES# _# f+ O, I* _( ^
    IMPEDANCE_RULE=YES
    0 G; Z6 H; w" D$ v  v! R  N8 tMATCHED_DELAY=YES  K& e" Q8 k5 f' P2 v; O
    MAX_EXPOSED_LENGTH=YES5 x; r+ t& `7 a
    MAX_FINAL_SETTLE=YES
    5 \" ?' ^4 C' u- A1 H! W* ]. RMAX_OVERSHOOT=YES
    9 B& e0 Z& t- T0 }' r' C  ~MAX_VIA_COUNT=YES
    ) c# ]# h  w; h1 e# {9 |5 t+ s3 ^MIN_BOND_LENGTH=YES# P8 H* f' n' c( k& q2 e
    MIN_HOLD=YES0 ?8 J# \, E( u- W& k
    MIN_LINE_WIDTH=YES
    - B1 O+ P, `! y8 \7 t# l2 xMIN_NECK_WIDTH=YES% c. z5 s# Q+ x  Z5 w4 J
    MIN_NOISE_MARGIN=YES9 o; P( e& P$ D4 r' S  {8 b% o$ f0 D
    MIN_SETUP=YES
    4 n9 }2 e0 H7 RNET_PHYSICAL_TYPE=YES
    0 ]6 q) @" T/ ?NET_SPACING_TYPE=YES
    5 M+ \' G3 ?1 _. V" a; CNO_GLOSS=YES
    3 x& ^1 l7 N+ p, u+ DNO_PIN_ESCAPE=YES
    % v3 p( A0 e; {  VNO_RAT=YES
    * O$ Y, h3 P. s0 h- D: \+ I) S1 [NO_RIPUP=YES
    ' H3 n* R& F7 J( W5 Y% bNO_ROUTE=YES$ v& A* K! n) `8 n7 \+ z: U
    NO_TEST=YES8 W9 \: m" _; t2 z
    PROBE_NUMBER=YES
    8 C& L5 c) [8 YPROPAGATION_DELAY=YES% w% b9 a3 ^! m6 C3 c$ ^3 r$ _6 c
    RELATIVE_PROPAGATION_DELAY=YES
    5 f: m+ m3 \* b0 H6 MRATSNEST_SCHEDULE=YES" _! j# h; J" r6 G7 R
    ROUTE_PRIORITY=YES
    7 o1 d6 G$ W+ P2 _; _; C, `/ ASHIELD_NET=YES6 z& B3 U4 Z9 V- E5 |
    SHIELD_TYPE=YES9 g( E7 u( j" p
    STUB_LENGTH=YES+ r2 E3 C8 W" |- C
    SUBNET_NAME=YES0 @) K3 @% V+ [: M, q, w/ |; z: _
    TS_ALLOWED=YES: T2 Q7 J4 B% l0 ]
    VOLTAGE=YES5 o; w/ y6 h3 |5 d* m2 i. M$ ?
    VOLTAGE_LAYER=YES7 m& p5 F/ L0 j8 C9 d5 w: h+ W
    FSP_NET=YES
    : I5 I- W4 E% ~7 O2 \FSP_BUS_INDEX=YES5 y) L$ @% h  _, M
    1 s7 A) \0 {, T3 J7 U! O5 _$ a
    [functionprops]
    & A0 U8 t6 G: n. n$ x; i0 HGROUP=YES
    # P$ W, g/ m  E1 eHARD_LOCATION=YES3 t# t$ c4 S+ s! M
    NO_SWAP_GATE=YES
    & E2 f4 T. C) W1 O; L# F7 WNO_SWAP_GATE_EXT=YES
    0 I, U5 Y* z( k- zNO_SWAP_PIN=YES+ Y4 ]( P$ x+ \5 `6 n) F
    ROOM=YES
    5 m  A' W& F- w; x! o1 w' @
    & Q* Z2 W1 ?% R7 c; I7 V[pinprops]
    4 T; x4 r9 _/ i7 HNO_DRC=YES
    : o- f! ]7 W6 u* d- j7 j3 uNO_PIN_ESCAPE=YES
    ( p3 d4 s0 [! G' c$ R. [NO_SHAPE_CONNECT=YES
    " k/ H8 z/ g% L) d! O$ t# DNO_SWAP_PIN=YES
    ' `; f$ D- N% ]) E% {PIN_ESCAPE=YES  没看到呢

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    17#
     楼主| 发表于 2011-4-26 10:55 | 只看该作者
    没看到呢、你说的这个9 M. Q) ]8 R6 m. W9 x

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    16#
     楼主| 发表于 2011-4-26 10:55 | 只看该作者
    [ComponentDefinitionProps], d" y2 S, }9 S$ L. v0 l
    ALT_SYMBOLS=YES  {8 I4 O2 Q7 a4 ^4 i; h0 d. j  d
    CLASS=YES
    ' m' S$ p8 ^2 _: W9 c% H; ]$ OPART_NUMBER=YES
    - `8 f" x! O  m# n. S; b9 p0 w# PTOL=YES$ A$ J; O* o5 K# @+ e
    VALUE=YES
    6 h4 H. H' g( X- |" H1 o# NPOWER_GROUP=YES& a; T' G5 ~3 l3 V% x9 [
    SWAP_INFO=YES
    + d1 u, l* `6 e) \+ S
      F* h' J2 }  z4 ?6 S7 R7 q[ComponentInstanceProps]; q: _( S6 ~; q, ?
    GROUP=YES, w3 U$ J' @* I$ [3 y8 T  ?  Z, s( g( R
    ROOM=YES
    7 F+ J! e$ c/ e$ b) o1 lVOLTAGE=YES0 q" |( P! A' D. o* T
    FSP_LIB_PART_MODEL=YES8 x4 [9 I7 U5 O2 O* {  F
    FSP_IS_FPGA=YES
    / X* `, q  G6 S( z7 r& ?FSP_INSTANCE_NAME=YES2 X- n1 X: `3 d' b
    FSP_INSTANCE_ID=YES
    " ]6 u: V2 ~2 A$ ]9 c6 i; U
    & z# E) a  _+ H7 ][netprops]) J0 D9 t! L$ `9 U
    ASSIGN_TOPOLOGY=YES
    * g% Q. k" a2 ~) \4 K# ]& R8 OBUS_NAME=YES
    - u9 g! a6 I  a2 W6 }CLOCK_NET=YES6 d  T1 ^) o0 r. F3 P6 N
    DIFFERENTIAL_PAIR=YES4 r7 Q4 H/ j+ h7 t
    DIFFP_2ND_LENGTH=YES
    , @5 o/ n  X% ?# I+ h* ^DIFFP_LENGTH_TOL=YES
    - B' n4 E0 T0 n2 `8 ~) MECL=YES2 @1 C! h0 j8 K" A3 j5 F  m& v; X+ O
    ECL_TEMP=YES
    - q1 O, E$ k/ d, f: m' W) fELECTRICAL_CONSTRAINT_SET=YES
    9 ]& ^5 ?& }4 {EMC_CRITICAL_NET=YES+ }6 q8 `1 p3 x# }7 Y) X# e1 @8 g/ S% l
    IMPEDANCE_RULE=YES
      o1 b0 u& k& qMATCHED_DELAY=YES$ D; |! B. s$ w! R# O0 G! C
    MAX_EXPOSED_LENGTH=YES
    7 x1 l% ^8 C9 ]/ \5 |+ `MAX_FINAL_SETTLE=YES
    9 t6 I0 ~- W: A' h8 [0 f$ ?MAX_OVERSHOOT=YES; j" ~0 o& D( i, i5 |; W  B0 u# Q
    MAX_VIA_COUNT=YES
    ! V" {$ U/ p7 q) ~* q$ CMIN_BOND_LENGTH=YES
    : d: t) G* \- S' a* wMIN_HOLD=YES; l9 x' f6 G  h) Z8 Z3 C% d
    MIN_LINE_WIDTH=YES' v) u( K$ [5 C1 X- K0 V' M
    MIN_NECK_WIDTH=YES8 |3 x$ _5 B# H
    MIN_NOISE_MARGIN=YES
    & a* p$ k  w6 T2 }- e1 q4 AMIN_SETUP=YES
    $ i+ l4 P" c% @: s( X) ENET_PHYSICAL_TYPE=YES
    ! E# r5 P/ `/ f3 H( `NET_SPACING_TYPE=YES
    & l# T2 {! E4 P" x, xNO_GLOSS=YES) U7 @. a' I% _- l# U/ m" F$ t& c
    NO_PIN_ESCAPE=YES
    8 M3 ?; p' s' \$ y  J# P2 pNO_RAT=YES
    7 Y1 V7 \& `# M) WNO_RIPUP=YES8 O" z/ b* ~5 ?0 `/ t2 C
    NO_ROUTE=YES
    # x& o: R6 }; ^3 ^/ R: N! bNO_TEST=YES* n3 y8 Z7 j* p5 R" Y
    PROBE_NUMBER=YES; y' J' L. l2 c7 Q
    PROPAGATION_DELAY=YES7 v) H1 z) {0 I8 R+ f* ~
    RELATIVE_PROPAGATION_DELAY=YES
    # d4 w/ d& L0 h# B9 k+ A& ?RATSNEST_SCHEDULE=YES
    7 h% O- s) V- W0 t5 eROUTE_PRIORITY=YES) @  i. |+ [/ U* O% o- S, H6 I2 `6 d
    SHIELD_NET=YES
    , B  w- N* x8 T% F6 f3 w$ Y; _% {! |: \SHIELD_TYPE=YES1 `5 x5 n4 ^, s4 e- [4 F' E
    STUB_LENGTH=YES# j3 j: V$ R/ f/ g
    SUBNET_NAME=YES6 o! y! Z/ P4 k! f
    TS_ALLOWED=YES+ ^) n( E$ v( _% ^
    VOLTAGE=YES
    ' Q' U" N3 h2 E: {" nVOLTAGE_LAYER=YES
    + x5 ~( `9 ~" S3 J( o, kFSP_NET=YES
    , h. f5 i3 D  i5 N" q: iFSP_BUS_INDEX=YES) m  \7 x$ i2 |$ O: B' a' \! o1 B
    ( u% t/ l# h+ _, k( f3 \# i" g
    [functionprops]
    2 I& y$ d- G6 e7 _8 O1 Y# d- ~GROUP=YES- X- s, c6 t; c9 z% C3 {
    HARD_LOCATION=YES# ?/ |* Q7 K( O1 w1 x
    NO_SWAP_GATE=YES( u- C: E4 }8 Z. V$ L
    NO_SWAP_GATE_EXT=YES. V9 [6 \; f3 t3 N, ?* f, k
    NO_SWAP_PIN=YES
    9 B  |1 B" Y! k3 ~# N3 XROOM=YES
    & K+ e# C; E) z5 o
    0 i0 {6 d6 E* R! x' C" Y) d; p[pinprops]
    ' C( n2 j1 p' ^& J4 ~NO_DRC=YES3 d! X$ @8 S% ~4 E1 A
    NO_PIN_ESCAPE=YES
    7 ~" Q8 N6 b8 a6 dNO_SHAPE_CONNECT=YES8 q, m( ~" J: b  z0 Z4 T, b
    NO_SWAP_PIN=YES$ n/ [# b0 o" l0 s8 @2 T+ U: d
    PIN_ESCAPE=YES

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    flyingc381
  • TA的每日心情
    开心
    2023-10-12 15:00

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    [LV.2]偶尔看看I
    15#
    发表于 2011-4-26 10:47 | 只看该作者
    打开cadence安装目录下的\tools\capture\allegro.cfg
    6 P. P6 ?) q' a* ]3 C! @把NO_RAT=YES改成NO_RAT=NO或删除这一行
    ) h! r# _8 E& H! q保存，，重新updatePCB

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    332000665

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    14#
     楼主| 发表于 2011-4-26 10:45 | 只看该作者
    谢谢：大家的交流

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    flyingc381
  • TA的每日心情
    开心
    2023-10-12 15:00

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    13#
    发表于 2011-4-26 10:45 | 只看该作者
    哪个版本？？

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    332000665

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    12#
     楼主| 发表于 2011-4-26 10:43 | 只看该作者
    实在不行 我就每次出 网表的时候在PCB里 设置下了  

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    332000665

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    11#
     楼主| 发表于 2011-4-26 10:40 | 只看该作者
    原理图 哪里也需要设置下呢

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    332000665

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    10#
     楼主| 发表于 2011-4-26 10:39 | 只看该作者
    我是通过：Create or Update PCB Editor Board    出的网表到 PCB 的

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    flyingc381
  • TA的每日心情
    开心
    2023-10-12 15:00

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    9#
    发表于 2011-4-26 10:39 | 只看该作者
    在原理图里加的，，update自然又加上了……

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    332000665

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    8#
     楼主| 发表于 2011-4-26 10:37 | 只看该作者
    比较纳闷呢。  PCB 的属性我都改了， 也保存了 。    就是原理图出网表 到PCB   我改的PCB属性又和以前一样了9 Y+ j- V. }: p2 {5 a

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