CPU频率上不去，Layout阶段最有可能出现的问题在什么方面？

aesther

cpu只能上到100兆，
Layout的问题出来那里？

wuxiaotao

先量量电源和时钟

aesther

原帖由 cmos 于 2008-5-29 14:44 发表
7 T( j* t) @' J5 ]% P; \那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

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! e3 E/ t0 B( I
( c$ Q$ b- y, r如果只跑200MHZ理论误差距离可以为多少？

cmos

那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

Allen

原帖由 aesther 于 2008-5-29 12:25 发表

/ V1 Y4 H6 Z6 Q. A/ n: y9 @" q
那相比之下那个更关键？

抓个波形来看看就基本清楚了。

aesther

原帖由 allen 于 2008-5-26 21:50 发表

不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
除了2楼说的时序问题， ...

9 Y& w  X; s  Z2 s6 i: [6 a/ f, E那相比之下那个更关键？

Allen

原帖由 aesther 于 2008-5-26 11:21 发表

8 w; C" I/ k  a+ J4 g. |$ `
那你认为和接地有关系么

不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
5 h" i, y0 x: G" w除了2楼说的时序问题，也可能跟信号质量有关。

aesther

原帖由 cmos 于 2008-5-22 17:38 发表
data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。

' s- _, h, g- G. Q那你认为和接地有关系么

zsq0503

是的

cmos

data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。