多层die堆叠的封装基板，导入到SIwave中，层叠出错，仿真无法进行

zw04043007 · 发表于 2021-1-12 15:49

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多层die堆叠的wirebond类型的封装基板（cadence的.sip文件），导入到siwave中，die的顺序及焊盘所在层会乱掉，导致wirebond与焊盘产生开短路。手动调整后，仿真时仍然出错。有没有哪位前辈遇到过，且有通用的解决办法？

大概撒按时 · 发表于 2025-2-24 15:18

解决了吗，大佬，遇到同样问题

xem07 · 发表于 2021-1-12 17:26

我遇到过这个问题，不过万幸需要用的die是在最下面位置，上面的我直接删了，并且封装的叠层高度还必须在allegro里面改好，不然再siwave里面修改没有效果，不知道是不是bug

fantasyqqq · 发表于 2021-1-12 16:27

没有哎

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