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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 请教ALLEGRO DRC和孔的问题
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请教ALLEGRO DRC和孔的问题

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tyoliver
  • TA的每日心情
    慵懒
    2024-6-6 15:04

    • 签到天数: 123 天

    [LV.7]常住居民III
    跳转到指定楼层
    1#
    发表于 2021-1-3 09:29 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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    x
    就比如我在第一层的某个坐标打添加了一个网络的via 但是这个via会和内层的别的网络的线有干涉，这个时候我只有切换到干涉的那一层，或者打开全局的DRC 我才能看到DRC报错* D$ |- B+ w; E8 d5 p, I8 N5 s: b

    . d# P. v' G2 s$ w. y所以 有没有一个设置可以禁止在线路上添加不同定义的via  就好比 我的走线如果不够窄，那么DRC设置会让线走不出来
    ' w$ O& O: f( o1 [9 H7 ^6 z0 z0 `9 c6 m- a
    via是否可以和线一样 如果是要产生DRC的话，就不能打孔
    5 q8 l9 z0 ~; v1 x! A- X' P( j

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    lqiss1987

    该用户从未签到
    4#
    发表于 2021-1-4 09:26 | 只看该作者
    走线时候参考这个图片# p- u, D, b# n$ x+ A1 D

    微信图片_20210104092006.png (19.09 KB, 下载次数: 2)

    微信图片_20210104092006.png

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    5

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    lqiss1987

    该用户从未签到
    3#
    发表于 2021-1-4 09:21 | 只看该作者
    F:\qycache\1

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    lqiss1987

    该用户从未签到
    2#
    发表于 2021-1-4 09:18 | 只看该作者
    打孔的时候 选择 hug only 模式就可以。! V: w8 W& h! r9 E' T* |

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