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请高手讲解一下并联端接原理吧

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1#
发表于 2010-8-20 00:29 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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x
& I' z6 ]1 O2 f% w
如上图,Rp是并联端接电阻。按照要求,Rp应该等于Z0。我不太明白:3 P: J: _* {" a* ?: \1 n
1、为什么加入Rp以后,整个电路的阻抗就匹配了呢?/ R6 F- S2 c. Z- t
2、为什么要求Rp=Z0,也就是说这是怎么算出来的?1 ^' a' x; x: o& o

( o; a1 u- B, d2 l% I0 j- u请大家不吝赐教哈。谢啦!

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15#
发表于 2010-9-3 17:53 | 只看该作者
如上图,Rp是并联端接电阻。按照要求,Rp应该等于Z0。我不太明白:
9 t1 I9 X% f: M1 u: \) B  }1、为什么加入Rp以后,整个电路的阻抗 ...# O# f% b+ R- S
liudows 发表于 2010-8-20 00:29

6 K1 k3 D, E5 q. i" x* `+ A
2 I3 b& }% P' F9 Y1 H; |" D( n9 k
7 P: K% y# }# ~* ]( ?: T2 F: M  电容较小,信号slew rate有限,所以buffer容抗很大。
0 b( @1 b' Z& ?& r; r: O  w  G5 E$ Y不过这么接,功耗也上去了

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14#
发表于 2010-9-3 16:10 | 只看该作者
  于争是那个大名鼎鼎的于博士么???????

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13#
 楼主| 发表于 2010-8-23 13:29 | 只看该作者
回复 12# 于争 . u4 T1 J5 `" \# X/ S
, L2 o. ~0 v! ^
0 A3 `9 s+ _* a$ Y$ ^+ J
    博士,刚学完你的教程呢,还没开始学仿真。现在只是想从原理上来理解。期待你的仿真教程。

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12#
发表于 2010-8-22 16:32 | 只看该作者
最好自己用软件仔细看看,研究一下。
0 O' a6 y2 m5 T并联端接要注意驱动器的驱动能力,不是什么片子都适合并联端接的。
4 a$ G8 g+ V6 ^+ s6 F9 d* T  D还有注意并联端接对高低电平的影响。

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11#
发表于 2010-8-22 10:33 | 只看该作者
实际的端接境况往往是多种结合的方式,楼主详了解各种端接的利弊,- \1 |+ x2 g5 ]9 ]2 ~, `) ]6 {+ g9 i
3 R9 q! v4 x, t( D7 ]
在实际设计情况中,根据PCB的设计情况,结合仿真,8 ]2 t7 M9 z" {
' ^0 Y5 C) C% n6 l
合理的添加端接是最好的办法。

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10#
发表于 2010-8-21 21:06 | 只看该作者
如上图,Rp是并联端接电阻。按照要求,Rp应该等于Z0。我不太明白:. @/ D3 g) d( G# O
1、为什么加入Rp以后,整个电路的阻抗 ...6 m# f: `( ?( h7 G: }
liudows 发表于 2010-8-20 00:29
2 a' k1 G( p8 P* o$ T9 r  g( Q$ `
我猜這是一個講解概念的簡化電路,若單邊上拉或下拉,會造成邏輯電平的不平衡,不是一個理想的端接,但若是把它看成 SSTL 的戴維寧端接就比較可以理解,1 l* G0 r# k, D* x* H: t; U. S
其中在輸入端點同時接一個等值的上拉及下拉電阻,在高頻時就就相當於兩個電阻並聯,這個並聯的電阻值若等於傳輸線的 Z0,則為一個理想的端接結構,這就
  Y* ]! K  c2 C  M相當於一個連結到 1/2 VDD 的並聯端接電路。

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9#
 楼主| 发表于 2010-8-21 20:48 | 只看该作者
上拉方式是如何达到阻抗匹配的大佬们一直没说,我也一直糊涂中。。。。。。
. n. z- x0 A7 S* @: ]" C
" N5 l1 j. f/ n9 W: z$ A+ V! f谁给讲讲吧。

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8#
发表于 2010-8-20 22:25 | 只看该作者
本帖最后由 shark4685 于 2010-8-20 22:30 编辑
) x" q; M+ ]6 r1 C( ^
3 ?$ q7 e" @" D6 I9 I2 X; m数字信号在传输的过程中,电压的幅度和上升延和下降沿都会衰减,
# X1 {0 i  a0 m* @
# X* S, l' I8 C" [' S5 i8 Q- d% T1 {在末端上拉,可以补偿电压衰减的幅度,补偿上升时间,从而提高电路的驱动能力,6 a# i9 V3 r9 J; d! F

* r- f9 T  N2 `# x1 y  E你可以用仿真软件自己搭个简单的拓扑结构,仿真下,- o* g! `; ^. X" F4 V4 C; @

' z0 |& z$ z5 z+ [9 l( p0 _( G对学习这些匹配方式还是有很好的效果的!

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7#
发表于 2010-8-20 17:52 | 只看该作者
恩,不错的讨论,大家可以都多参与。

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6#
 楼主| 发表于 2010-8-20 16:22 | 只看该作者
回复 5# shark4685 2 g) a# t% A8 V; V# b2 J+ y

' s( M1 c/ B9 y- Z/ A/ a. V! T' l4 P
shark4685,上拉方式是如何达到阻抗匹配的呢?( \6 z4 p0 T% v3 y. H, ]

  _9 G9 q% D: H( k! V还有,你说的“上拉到高电平是为输入信号提供独立的电压源,来满足电压跳变速度的要求” 这句话如何理解?能举个例子吗?我理解上拉到高电平为输入信号提供了偏置电压,拉高了低电平。“满足电压跳变速度”是什么意思呢?
  b: @- r% {# P- R: d: E. Q3 J, V+ k% T) x; K) M7 f2 i
谢谢!

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5#
发表于 2010-8-20 12:17 | 只看该作者
本帖最后由 shark4685 于 2010-8-20 12:20 编辑
8 b& Z4 V( R; E$ d; h9 @5 j& S, C
6 k  j9 Q# b- w& b1 [; E$ Q理清思路:5 e, P3 @$ ]3 |7 [; w9 B
8 {' \6 c3 Q5 \8 V- \! H7 o
1.下拉如果不接的话,负载处于空载状态下,反射系数是1,电压完全反射回去,反射回来的电压叠加在原电压上,很有可能会击穿芯片。
+ |  B  D1 J; A) N
$ `$ W/ |8 o2 q  @3 j( h% p2 _# b+ R2.上拉到高电平是为输入信号提供独立的电压源,来满足电压跳变速度的要求.不过电压翻转时有直流功耗。

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4#
发表于 2010-8-20 11:27 | 只看该作者
楼上理解很对,上拉到高电平是一个概念,而如果同时上拉和下拉,则相当于这两2个电阻并联,并联值等于Z0即可。

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3#
 楼主| 发表于 2010-8-20 10:36 | 只看该作者
版主被卖关子啦,小弟急:)
5 s  Z0 h3 c. u7 `0 Y6 v
( Z5 W' v& R! p对于端接电阻下拉到地的方式,我的理解是:端接电阻和负载并联,由于负载输入阻抗很大,所以并联总电阻约等于Z0(端接电阻值等于Z0),则传输线和负载总阻抗基本匹配,从而基本消除反射。
1 r3 ]4 N2 ^5 d+ `% }. }+ ]
: f5 \8 ^2 w4 h) B8 E你看这样理解对吗?0 X) n/ `) X& U4 D
2 v8 r# x% O0 a7 x/ u
对于端接电阻上拉到高电平就不怎么理解了,请指教。

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2#
发表于 2010-8-20 09:31 | 只看该作者
本帖最后由 shark4685 于 2010-8-20 09:35 编辑
' h, F+ B. h0 z3 G: \; I& C* e8 @' l! d  ]' p8 d. x5 o* E% |
其实这个问题并不难,, h: f6 v% Q4 u% C7 `+ F

0 y* T4 o, R+ i, |  U8 L" W我们不防换个思路想想,不端接会怎么样????
& a7 U+ P7 k* c" V; y& s8 Y1 P; L
, o2 u( Z+ Y" b- p! a, \; H7 P3 Jsorry,卖个关子,大家一起讨论下吧!
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