本帖最后由 Griffin 于 2020-4-2 14:04 编辑 $ E: f: i2 z. s8 @( O
6 ]+ I. [! F0 c D+ H 由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性,或者是直到设计的最后阶段才初步认识到。本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。掌握这些知识，对一一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
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发表于 2020-4-2 14:03
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