信号完整性之：单一网络信号质量

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一.传输效应
; `% D( P$ A, Z, z1.关键长度
一个信号的传输系统对输入信号的响应情况，决定于传输线的长度与电气信号变化的快慢（即上升沿和下降沿时间）。所以高速PCB的关键长度是必须分析的关键问题之一。
0 ^' Z: |* m; ?1 X, f8 N5 L' J4 f关键长度：理论上信号在导线上传播的往返时间小于信号的上升沿（或）下降沿时间的走线长度即为关键长度，但实际运用中关键长度计算为上升沿时间（ns）对应的走线长度（inch）,比如：1ns的上升沿时间走线应小于1inch时可以不端接。
2.回流路径
' Y& d* s9 ~9 z' `0 J: w0 ?/ n6 _: s任何信号在导线上传输都要返回到源端，因此信号不仅是在导线上传输，同时也要在参考平面上（回路）传输，在信号路径和返回路径上的电流大小相等，方向相反。

/ e, d" ~% Y7 {4 N; B  |# H* m二.阻抗和反射
信号在导线中传输（0和1之间切换为交流信号），传输线会等效成一个电阻，把这个电阻称为阻抗，阻抗是对交流而言的，阻抗是带相位的，通常用符号Z0表示。
' j  X* G8 q1 C$ S3 h1 }; B* P信号在阻抗不相等的节点处就会发生发射，就和水流一样，反射系数等于阻抗之差除以阻抗之和。对于模拟信号，必要要尽量的保证传输线的阻抗连续，来保证信号完整性，所以需要合理的运用阻抗匹配技术，对于数字信号，当传输线在关键长度之内时，阻抗不连续并不会有很突出的问题，但传输线长于关键长度的是时候就要考虑用阻抗匹配问题了。
+ I) ]: l& E6 D$ S- t8 y8 z* U( p1 w阻抗不连续的地方主要有以下几点：
$ e) u+ j* L8 ~5 ^4 R( q" [·线宽改变
·走线与参考平面距离的改变（很少）
, [( P7 F" @+ v$ O# X- }  L) ^+ [·信号换层（过孔）
- `! m) L" F" |/ s: r·回路中存在缺口
·连接器
9 P7 }3 q. t0 _! S·走线分支
·走线末端（通常为高阻反射全反射）
+ k( S9 e9 t3 M三.阻抗匹配
1.终端并行匹配
2.源端串行匹配
9 y/ b( B  r9 k4 X# X 今天花了一整天的时间去看ADI_BF561的开发板的PCB,越看越是迷惑，模拟信号线（CVBS视频信号）都可以走5mil,照样是放置了多个过孔，走线长度也是到了1英寸之多，SDRAM的数据线走到2英寸都没有加匹配电阻，Y型分支也造成的反射也没有想象的那么严重，SDRAM的等长就更不要说了，差的太多。
什么时候需要考虑完整性问题确实很难说出个明确的答案，这里我对单跟信号线要注意的问题做个小结。
总结：
1.参考平面的完整性，不要跨区，布局时把信号回流路径当做信号线一样去考虑。
1.尽量下到IBIS模型区仿真，几分钟的时间，但对信号分析确实很有帮助，尤其是在布线完成以后的板级验证仿真，不要偷懒。
2.模拟信号走线要短，过孔要大，以保证阻抗连续，必须进行完整的阻抗匹配，需要有完整的参考平面，严格与数字信号分开.
3.阻抗匹配问题，关键长度小于等于信号上升沿时间的不端接，否则严格执行端接匹配，毕竟端接对信号的完整性有太好的改善，容性负载的反射，过孔，拐角，分支走线要保持阻抗连续，走线跨层带来的回流路径等问题暂时不要去考虑，以后慢慢积累，唯一要坚持的原则是用IBIS仿真。
  B8 e3 \- G5 N, F; {$ q7 Z4.分支走线分支长度控制在信号上升沿之内，防止振铃现象的发生，对于DDR,SDRAM等多片连接的同步问题的理解是各片本身要满足建立时间和保持时间的约束，片与片之间的走线长度要考虑的是读写周期的问题，具体以什么参数为准，有待确定。
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参考平面的完整性，不要跨区，布局时把信号回流路径当做信号线一样去考虑