请教DDR2的问题，高手请指教。附图！

zhouq0725

有个FPGA板子，Xilinx Spartan-3A加Micron DDR2。
https://www.eda365.com/thread-3051-1-1.html
' F. |% S# D: I4 R( \1 n# x
想自己做板，觉得FPGA与DDR2之间距离太远，想弄得近一点，希望很靠近。是不是缩短走线后，会影响阻抗匹配？请指点。
. w9 \' ]2 D* D" L/ E& M
2 f) V& t" |9 k7 @1 S8 q( A, n[ 本帖最后由 zhouq0725 于 2008-4-1 16:09 编辑 ]

yun12

DDR2 要求还可以 成功率很高在消费类电子产品中

forevercgh

原帖由 zhouq0725 于 2008-4-1 18:03 发表
还有篇文章用Ansoft仿真DDR，发现50欧姆的走线，长度必须大于1英寸，短了不行。
- O; Y' Y4 E- i8 Q" N/ e8 p7 d这是由于slew rate的原因。

, }  Q8 t; n9 E" C) s请问什么是slew rate？

; @1 Z! l, x2 f4 e, l& {  I3 E压摆率或者回转率（台湾叫法），一般称一些信号沿的爬升和下降斜率为Slew Rate，在输入端添增高速的脉冲后，其输出的部份会产生斜率，该斜率(变化量)即回转率。表示运算放大器在高频下放大振幅电压的能力。

zhouq0725

还有篇文章用Ansoft仿真DDR，发现50欧姆的走线，长度必须大于1英寸，短了不行。
这是由于slew rate的原因。

' c4 V& x4 w5 [  z. e. E* e0 T请问什么是slew rate？

zhouq0725

TN6406--TERMINATON FOR POINT-TO-POINT SYSTEMS
对于点对点的系统（不是DIMM的那种情况），是有这么种接法。但是不懂为啥这样接。

sleepyingcat

最好仿真看看,理论上缩短是有好处的,但是目前的布局布线肯定是经过仿真的,仔细看匹配的电阻基本上是放置在两个芯片的中间.