请教各位 关于 DDR2的仿真

xf622

最近老大让看看DDR2的仿真，我刚看了两天协议，发现时序要求比较多
1 C, m0 `( i  f: u% k: V. d6 s$ c而且有一些是光在板级上是不能完全搞定的，所以现在有些茫然。

) d6 o- T5 s, C) K4 k! E# {    还有read和write的时序是不同的，那走线的约束该怎样设定呢？
. g; B  v% }( r0 J/ T9 L如果按照写时序来做约束，那么读就不能满足。。
8 w# P1 n) P9 z4 N
    还是这个要由controller那边去作区分，可是这样的话仍然不知道该怎样去约束。
) j9 V; v, E0 n9 K4 U2 |' H7 i( K 希望各位给些意见！！~~~

% P2 x1 V* A) i# {$ S) X: L    有没有一些实在一点的文章呢？？看过几篇，很泛泛。。。。。。

    谢谢各位

yejialu

1# xf622
3 h# F- g9 M9 a( g不太明白你为什么要用时序来控制走线约束，你们没有PDG吗？不写LAYOUT GUIDE 吗？时序就是求时间余量。如果没PDG那你只有自己做了，DQS/DQ，CLK/ADD  ，我们老大说SI/Timing都要做。

紫枫零落

read和write的时序在本质上是相同的，只不过驱动端的tva和tvb与接收端的建立时间和保持时间不相同罢了。
# j2 S$ s* H9 S在实际设置电气性能约束时，控制DQS与DQ,CK与地址控制，等之间的约束就可以

wolai210

期待高手指点一二