Xilinx.com 和 Xilinx 技术文档中的常用术语定义（4）

uperrua

G
. ?% `$ q4 J/ |) G# {门阵列
* I6 i: o. _+ k8 d是 ASIC 芯片的一部分。门阵列表示在 VLSI 类型的芯片上重复出现的特定门电路类型。这类逻辑需要使用掩码才能对门电路模块之间的连接进行编程。

GBIC
) A6 g# c0 k+ O4 x1 X& K千兆位接口转换器
/ D: O* T; i$ U2 a4 c4 I8 c/ Z# I- D1 I
& }3 s# }7 O; T; B' j! ^5 O: R" O# RGb/s
% y5 _' d+ E6 W9 L每秒千兆位
: M2 O0 x3 v% }2 |' ^( {1 I
GCC
GNU 编译器集

GEM
吉比特以太网媒体
6 K3 ]  N: K4 D
5 n/ @6 b  _3 s% [. k3 C& iGEMAC
千兆位以太网媒体访问控制器

泛型
6 R/ ]" _# u8 k2 a& f0 g9 ~在 VHDL 中，泛型是将特定类型的信息传递到其原始环境的设计描述中。

GFC
千兆位光纤通道
" K1 C- J$ ], e! F
GIC
通用中断控制器
* q" s( u/ H. z, u- Q2 j
GIE
& n  b1 {/ h+ w全局中断使能寄存器
3 _" O7 `. E9 e2 t% q
( ?: K8 C( ~+ T5 lGIER
全局中断使能寄存器

! E! b0 \& g5 N, X; `7 C1 e& M5 P5 d1 N毛刺
是硬件中出现的虚假电子信号或其他异常行为。毛刺还可以描述您在软件中看到的、由硬件造成的一些问题。您不能使用该术语来描述软件错误。也就是说，它不是软件错误的同义词。正确的使用方法是：当您在开发板上按“正弦波定序器 ”按钮时，可能会在“ChipScope™ 分析器波形”显示窗口中看到正弦波毛刺。
+ t5 |! g6 ~  g' [. q) [
4 m% _7 i6 D5 W# {全局三态网
全局三态网会在启用边界扫描之前强制所有器件输出进入高阻抗状态，并执行 EXTEST 指令。

全局缓冲器
是用于连接长线的低歪斜、高速缓冲器。它们不会生成逻辑映射. 在芯片的每个角中都有一个 BUFGP 和一个 BUFGS。主缓冲器必须由 IOB 来驱动。 从缓冲器可以由内部逻辑或 IOB 来驱动。
( C7 n8 f3 i8 f4 o6 W6 N& q
, r/ F/ I% k0 i全局设置/重置网路
; ]3 Q  D" A# X是一个高速、无歪斜的专用网络，可减少延迟和路由拥塞。此网络可以访问芯片上的所有触发器，并且可以重新初始化所有 CLB 和 IOB。

GMII
( f- O* T; E+ Y8 w) g# i. Z千兆位媒体独立接口
: [2 k0 a; F4 R8 \% i( @% k. c
GP
通用

0 `( |# O, ]- T* x  \, H# zGPIO
通用输入和输出。是连接至处理器本地总线 (PLB) 的 32 位外设。也可以是没有分配特定功能的 GPIO 引脚。设计人员可将它们用于特定设计的功能。
6 ?* s) E1 S7 m- t* Q0 q% I
/ H8 a% Q  V: N% uGPP
通用处理器

灰色码
是一种二进制代码类型，它使用二进制数字表示数值，而不是在一个位置上表示前面的所有数字。例如，在灰色码中，整数 7 将作为 0100 来执行，而整数 8 将作为 1100 来执行，而不是使用二进制将它们分别表示为 0111 和 1000。

2 ~1 U( p/ }0 M' m, O灰盒方法
开盒方法就是以交互方式使用 Xilinx® 设计系统 (XDS) 来执行实现流程的方法。它在传统意义上被称为“手动流程”。

' o3 T) P' C8 l3 i接地弹跳
在地面或芯片内部的功率级发生的电压高峰，这主要是由接地引脚、连线和地面金属化的混合电感引起的电流变化。在多个输出状态同时发生改变时会经常出现这种问题。
2 `. s* p! P/ i# x3 |5 U6 x- B3 E
8 P5 _% t# @; s$ q组
1 V  d- C# Z5 @9 d9 I3 B) k: ~9 h组成总线的通用信号集。就计数器而言，例如，您可以合并生成实际计数器值的不同信号从而组成别名或组。
+ |$ o7 A% K) w  I  ?4 A. y# \" r
GSM
% ^* j" L* d! m全球移动通信系统
3 |9 _, R! h: E; d2 z" O
8 q% W$ [5 [( x0 l) A" A; R+ u  @4 |GT
千兆位传输

+ J5 t  S7 b! N) XGT/s
1 q. X2 a# r3 g$ C7 W; ]* ^+ |- P吉(10^6)次传输/秒

GUI
图形用户接口

指导文件
先前放置和路由的 NCD 文件，您可以在后续布局和布线操作中使用该文件。
( e3 j- P' q5 ~/ k+ G/ }
指导模式
指定在放置和路由过程中使用的可选指导设计文件。指导文件是 NCD 文件，它将作为放置和路由输入设计的模板。如果是在先前的设计基础上进行一些细微的改动来创建新设计，则使用该文件将非常有用。

指导设计
使用先前实现的文件版本来执行设计映射、放置和路由。通过指导设计，您不仅可以保留先前实现的布局设计和性能，同时还可以修改逻辑或将其添加到设计中。


, R# ]4 R( {  j" i- [7 [- mH
  d$ u) B! Z! B7 C! E, y' _
5 w; T  d7 M% T; u硬宏
设计人员在 FPGA 编辑器中创建的宏可被保存为 NCD 文件。它们可以在设计中被实例化，以保持由设计人员定义的准确布局和布线，但缺乏进行仿真和后端注释的特性，因为它们在设计采集网表中不具有相应的的逻辑表示法。

硬件描述语言
- {: V1 w; g  O9 J可用文本代码描述电路的语言。在业界最广泛使用的两个 HDL 为 VHDL 和 Verilog。HDL 以一种技术独立型方式，采用高层次的抽象来描述设计。
" h+ Y  ^- z9 V; n3 V. P* `
硬件平台
您可以使用 Xilinx® FPGA 技术在处理器子系统中定制硬件逻辑。此类定制不能通过标准现成的微处理器或控制器芯片来实现。硬件平台是用于描述灵活的、嵌入式处理子系统的术语，您可以使用 Xilinx 技术来创建该系统，从而满足您的应用需求。
3 v& ]$ B7 c( P" u% R( \- u
硬线
: a" |. B* f" L. g: E与 FPGA 具有相同结构的不可重编程器件，但它可以使用金属连接来替换受控的存储器单元和逻辑。此类器件通常在 FPGA 进行完原型设计后使用。它通常在大批量的设计中使用。
7 B, m" i  m7 |7 L0 h. \1 P
7 Q; D7 [" `" h7 }0 dHARQ
混合自动重传

5 \! I9 Y; r( h' m0 j$ ^: FHDFB
查看 high-density_function_block.
: \" q- Z% O' l9 ?) b  U- E
HDL
查看 硬件描述语言
/ l4 o/ N8 o2 R; Z
HDLC
( O& g# L- c$ R, D9 r+ M/ H高层次数据链路控制

HEX
使用 HEX 格式表示的 PROM 数据的简单文本转储。它具有无限的数据容量。

HI
HARQ Indicator
1 l% N- c% B7 u/ m* U9 m2 [. H
分层设计
1 ?( U" ?' ~: ^. [1 Q4 y' R通过多层，即从最高层（概述）到最低层（电路细节）来描述设计的方式。另一种设计为平面设计，它在同一层次描述所有设计元素。

/ Z0 l( E4 [5 D+ u: s7 O+ r* ~& W分层视图
% @, `0 a: `  U; |/ \9 S: a" \$ I在 XPS 中，它是 IP 目录和系统组装面板使用的默认视图，它将按 IP 实例来分组。IP 实例排序将基于从上至下的分类原则，即处理器、总线、总线桥、外设和通用 IP。同一类的 IP 实例将按实例名称的字母顺序来排序。在使用 IP 分组时，您将更容易查找与 IP 实例相关的所有数据。当您在硬件平台添加 IP 实例时该视图将特别有用。
! E" ~4 W: z0 i- ^! q6 ~2 u
高逻辑电平
二进制逻辑中有两个逻辑电平：高 (1) 与低 (0)。高状态代表两个电压中的高电压。

高密度功能模块 ()
) _" R1 B/ ~9 @* \3 Z" L! j' I# b是 cpld 中的一组宏单元，它可以有效地执行复杂逻辑（如算术运算）。
+ y  o9 j7 v8 o5 n3 I! Z
高阻抗
三态组件的第三态或悬空态。

4 Z. l  Q6 g, c5 g( K1 N8 {保持时间
+ S& Z3 e& j9 M" k. r2 f( J+ J' _) ~在到达时钟触发边缘之后输入数据保持稳定，从而可以可靠地激活器件所需的时间。

热插拔
" L( h# {5 R7 h) _8 z可以使用软件控制在电脑运作时插拔卡。
, Q2 k! a9 a' o
热转换
4 K6 k; `+ n. P$ b  R& _在带电的情况下插拔卡，无需软件控制。
: Y& h, R- ]1 F* P) ^! Q$ N
, d' ^5 d+ L, Z$ X: CHSDPA
高速下行链路分组接入
5 i' W: V5 h7 _0 w9 R" R
HSEC
% y( _- b- w& N* a, t# L( `高速以太网 IP 核
: U8 z- f. d$ d
& _; E; Y. @, T% w& ^! FHSTL
9 C* S2 \; L6 ?$ b高速收发器逻辑
1 G" }' i* x( Y& s7 j
! L7 k) w+ H+ |9 oHWICAP
硬件 ICAP



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fanichicl

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