Xilinx.com 和 Xilinx 技术文档中的常用术语定义（2）

uperrua

C
C2P
请参见时钟到管脚路径。

/ X  N1 q. d1 ^. u9 a9 _C2S
请参见请参见时钟到建立路径。。

CA
完成终止
& J8 ^8 l3 F: U& m
$ t% z# }, G1 A- N9 s# lCAE
) A- b; Y# L# o, e计算机辅助工程是电子设计自动化 (EDA) 最初使用的术语。现在常指用于开发制造工具的软件工具，您可以使用这些制造工具来生产电子系统，如面板化的电路板。
: b1 y) e/ X1 Y& [8 U* a
CAE 工具
计算机辅助工程 (CAE) 工具。通常指执行设计输入和设计验证的程序，如 Innoveda、cadence 或 mentor Graphics。
1 L) B+ Q* Z  L
CAN
% [& a9 c; l5 U控制器局域网

7 m5 l4 ~# B0 I0 O! X+ PCAPEX
. ^$ g# P1 w( V, a' |0 d资本支出

进位
在加法和减法中从一个数值转移到另一个高位数值的数量。
9 h- E) q5 D3 W$ k- l4 F
进位逻辑
是一种逻辑，旨在加快计数器、加法器、递增器、递减器、比较器和减法器的速度，并减少其使用面积。它是一种特殊的互连，可加快加法器和计数器从一个 CLB 到另一个 CLB 的进位路径的速度。该专用的进位线会沿着 CLB 的每一列以及顶部和底部 CLB 进行延伸。

  d  T5 F( b) I" c6 `; B进位逻辑模式
9 r  N- L  A" p: n. Y6 Z7 w2 @43 个特定的进位逻辑函数，如每个 CLB 配置中具有的递减和递减函数。

超前进位
是一种机制，能够使进位同时应用于并行加法器中的和数位。

2 S) h  G( k3 N" s9 t) _进位路径
( H" h1 J3 W6 I6 t, O- j: W/ |在加法或减法中，从一个 CLB 到另一个 CLB 的进位计算。

. R$ i* r5 o6 ^  Y. E6 p* _进位传递时间
进位信号通过各级组件门电路所花费的时间。
3 z# r( j8 u1 K4 g
级联
将一个模块的输入连接至另一个模块输出的电路。

1 X5 e3 O3 K5 g" [- |! z4 xCDC
$ n% z, J6 p9 D5 D8 c跨时钟域

CDMA
% `. P( J" q  G中央直接存储器存取
. X' V8 @# F2 }# T3 d
CDMA
0 d% O3 O3 D; f8 H0 w3 p+ g码分多址
# v  l% ^* U  }. T& s/ q
CDRSX
通用数字无线电系统 — Xilinx® Edition
" ?# P6 @0 D- ?; d) p" |
CE
+ O2 [( s8 w3 ~: S. d; \8 _芯片使能/时钟使能
! {) B. H: [. M; y4 D; S
: ^7 ^' K- h0 V单元
& Z6 D8 B1 M0 a8 \$ a5 W对 FPGA 的分层描述。
% [: `7 F6 K( N
Cfg
9 W* u9 i5 d4 j6 ~4 K' m2 X' l6 g配置
+ g, |7 d# |2 z0 @
CFI
# D* |$ y: i) w+ U8 A2 D9 Q

• 公共闪存接口
• 控制格式指示 (LTE)
  9 X+ i3 q% M8 Y- q/ r5 L

2 B* V, {- [& d% p# @' g8 }7 t5 ECFR
峰值因数抑制

! Z$ r3 r) D; q- |7 d8 }8 y校验和
通过使用检验数据完整性的任意公式生成的位或数字和。 要验证校验和数字代表的数据是否输入正确，则需要验证在处理完成后生成的校验和数字是否与初始数字相同。

CIB
查看 组件接口浏览器。

7 h9 u. k/ N% G9 L/ c0 tCLB
可配置逻辑块FPGA 的基本单元。CLB 包括函数生成器（查找表或 LUT）、寄存器（触发器或锁存器）和可重新编程的路由控件（多路复用器）。CLB 可实现宏以及其他设计函数。它们为实现的设计和下载的设计提供了物理支持。CLB 在每一端都具有输入，并且这种多样性可使它们灵活地执行逻辑映射和分区操作。
8 S; n& l  H  F) q$ E# P
  m$ ]# L) g3 G  x8 O清零
同步重置。

时钟
是一种信号，表示波形处于高位或低位状态的时间。时钟方波的上升沿和下降沿会触发电路操作。

) I+ }1 y: K! p+ q0 E8 B, g时钟缓冲器
是一种电路元件，用于增加弱时钟信号的电流或驱动力，从而增加其扇出。
3 {3 f& \& ~. D  r/ Q- ~3 R& L
/ p% C2 H+ d7 l* Q) p时钟使能
是一种二进制信号，它通过时钟信号允许或禁止同步逻辑发生改变。在启用该功能后，此控制信号允许器件时钟生效，并使其成为激活状态。

( U  J) B/ Y4 W1 B, r: }6 H- I* v时钟输入路径
2 u- F9 G1 |  V( {" A是从芯片输入或触发器、锁存器或 RAM 的输出开始，直至到达触发器或锁存器使能上的任何时钟引脚的路径。时钟输入路径时间是信号到达触发器时钟输入时所需的最大时间。时钟输入路径将有助于您确定系统级设计时序。
) I( k, n1 a  m# ]" a7 f
时钟周期
周期性波形重复出现所需的时间。
7 e8 x# S2 T& B+ V! h7 C1 i: W$ ^
+ O! w+ w# l5 G! T2 F& R! |时钟歪斜
路径中的两个或多个目标引脚之间的时差。
/ X, j; A- q7 e( k& v; `
6 S: F- ?& U9 k3 M4 r  `3 N/ ^时钟到管脚路径 (C2P)
0 z8 c& m( _+ y是从触发器或锁存器的 Q 端输出开始直至到达芯片输出的路径。它包括触发器的时钟到 Q 端的延迟，以及触发器到芯片输出的路径延迟。时钟到管脚路径时间是数据离开源触发器，然后通过逻辑和路由，并在下一个时钟沿出现之前到达输出所需的最大时间。
$ b3 n- c. J" p0 [; Q
时钟到建立路径 (C2S)
" j! p% _: a9 m+ c) D是从触发器或锁存器的 Q 端输出开始直至到达另一个触发器、锁存器或 RAM 输入的路径，其中引脚在发出时钟信号之前具有设置要求。它包括触发器的时钟到 Q 端的延迟，以及从该触发器到下一个触发器的路径延迟，以及下一个触发器的建立时间要求。时钟到建立路径时间是数据传播到源触发器，然后通过逻辑和路由，并在下一个时钟沿出现之前到达目的地所需的最大时间。
  r$ r; V. a: Z6 O9 r( Y
CML
5 k0 c- j0 Z% K# {电流型逻辑

CMOS
互补型金属氧化物半导体。高级 IC 制造工艺技术，具有高度集成、低成本、低功耗和高性能的优点。

% {& g* Y" E$ ~1 @CMOS 晶体管
CMOS 晶体管通常用于可编程互连点 (PIP) 以及交换矩阵中。
& Q( F3 @8 e. J/ U; ~
CMP
配置最大功耗
. m4 a4 l! W5 B6 L/ N
CMT
时钟管理模块

$ u# S1 n. P) g. T( Y# @组合输入
组合型输入是管脚基元和函数基元的组合。

/ w3 {2 c  J9 d8 c+ c+ \8 ?组合逻辑
是没有存储能力的逻辑，也就是说，它不受时钟的控制异步。例如，逻辑门电路。
4 W+ _1 I, n/ \* \2 p9 [$ h
( @' }) b0 D, F$ q9 m- ^# Y' W0 @4 F- J命令文件
7 c4 M# b$ t5 o在仿真环境中，命令文件是包含命令列表的文件，这些命令用于矢量赋值，生成输入波形和时钟，以及显示信号。该命令文件将在仿真期间执行。您可以使用文本编辑器或一组输入波形来创建命令文件。

/ t' H3 l- b2 q9 W( x# i编译器
语言解释器。编译器会解释 HDL 并为目标器件架构实现并行进程。
% G& N1 l6 p' b8 t6 a8 f# ~; V# u
# a2 m" `/ Z" X复杂性
  O+ y. [: @! B. }$ n器件上的门电路数量。

组件
被放置于某些物理位置上的逻辑配置。这些组件有 CLB、IOB、三态缓冲器、上拉电阻器和振荡器。这些组件是由 BEL 组成的。Slice 是其中一个组件实例。组件是 FPGA Editor 中的布局布线的粒度单位。同时，组件也是表征器件时序的最小级别。

组件接口
是对 Mentor Graphics 组件如何与上层层次模块进行连接的描述。是对模型注册表的端口描述，大致等同于 VHDL 中的实体端口列表（及其结构体声明）。
1 Q4 c1 v3 G* H1 }) v. B
组件接口浏览器 (CIB)
是一种程序，允许设计人员查看和编辑组件接口。在大部分情况下，您可以使用该浏览器从组件模型注册表中添加或删除模型。

配置
8 H( D5 M5 \9 C& j# J+ E将特定于设计的比特流载入到一个或多个器件中以定义逻辑模块、及其互连和芯片 I/O 的功能性操作的过程。
, m; H. B6 x& a5 B. Z7 e5 z- U
/ y6 l9 n* p( D& l! F* T/ U# K7 b0 ~配置文件
包含了对 FPGA 器件或 PROM 进行编程的比特流的文件。 该文件格式可以是二进制 (.bit) 或 ASCII 格式（.mcs 或 .rst）。
# p! n1 c! F# [
9 J) ?2 r/ Q, b1 K, N3 w配置模式
配置模式是 Xilinx 配置电缆上可用的模式。它们包含 JTAG、SelectMAP 和从串模式。
1 b+ Z$ I  c) v/ h! s
, ]6 x) i- _7 q" b$ o! d& \% i配置引脚
# X. f2 {3 c: {' V3 b2 G3 H" d$ ^用于将特定于设计的编程数据载入到一个或多个逻辑模块中以定义器件内部模块和互连的功能性操作的引脚。

配置空间
是 PCI EXPRESS® 架构中的四个地址空间之一，其他的地址空间为 I/O、存储器和消息。带有配置空间地址的数据包用于配置器件。

控制台日志
# ]- @/ f" p+ W- I$ y% ?8 @在会话阶段调用命令的记录。

6 O( B. N3 c/ K/ @& @% T约束集
约束集表示一个或多个用于分析和实现目的的约束文件。它们通过 PlanAhead™ 软件中的“源”视图来管理。您可以使用不同的约束集来试验不同的约束或探索不同的器件的实现结果。

约束
+ Q& W* Z1 y, F# w4 ^实现过程的规范。约束具有如下几种类别：布线、时序、区域、映射和布局约束。使用这些属性，您可以强制逻辑（宏）放置在 CLB 中，确定 CLB 在芯片上的位置，以及限制触发器之间的最大延迟。PAR 不会尝试更改被约束逻辑的位置。
% z) [) `6 }+ ^# R! D
2 C  ^' _: Y- b) g. x$ s5 y! t) d约束编辑器
是一款 Xilinx 软件，您可以使用它输入时序约束和引脚位置约束。该用户界面可以指导您在无需了解 UCF 文件语法的情况下创建约束，从而简化您的约束输入。
- r# L4 ]  }- k5 Z9 J- W' j
约束文件
! `: [1 C$ G. S( o  i( t; ~. h; A7 R是用文本格式来指定约束（位置和路径延迟）的文件。其他的方法是在原理图上放置约束。

竞争
' K- _, ^' Q# I4 d多个冲突的输出驱动同一网络的状态。
$ v- ~5 k& p. M2 A& m# W
7 b, m7 V+ ^4 O9 v& e4 ZCONVSTR
% ~2 a3 {. j9 A; {CONVST 寄存器
7 Q6 z; }1 r0 S/ T) ]; ?
CORE Generator（IP核生成器）
是一款 Xilinx 软件工具，它提供了为 Xilinx® FPGA 优化设计的参数化IP核。CORE Generator™ 工具提供了现成的功能目录，从简单的算术运算（如加法器、累加器和乘法器）到系统级构建模块（如滤波器、转换、FIFO 和存储器）等各种复杂的功能。

6 @. t2 D: i, K7 B5 W$ S: qIP核
在半导体设计行业中，是指预定义的功能，如处理器或总线接口,通常已从软件开发者那里获得许可。您可以直接在芯片，如固定逻辑或可编程逻辑器件中实现IP核，可以在产品开发过程中节省芯片设计人员的设计时间。与 Intellectual Property 同义。

计数器
是由寄存器组成的、用于计算脉冲数的电路，通常会对预定的脉冲或一系列脉冲作出响应。也称为分频器，有时也称为累加器。

6 K, Z2 A8 C' {4 qCP
4 ^; w+ m$ n6 k+ B$ W' {- G循环前缀
" q( E" ?! t9 D$ }" P
0 S  j  C2 a% B3 G' U- yCPHA
时钟相位

8 ~8 U5 G5 o( Q9 dCPICH
% D4 {$ r7 j( m# v4 f4 r! r公共导频信道

Cpl
' _, b) ]8 d9 J& |9 l0 D! ~  W完成
! \- {. Y" Z7 [- x0 q
cpld
8 _' K3 S* ^! B8 ^* l完成数据

CPLD
复杂可编程逻辑器件 (CPLD)。是单芯片的逻辑解决方案。逻辑密度通常少于 1 万门

CPOL
) \. v& ~( {2 J$ }" z' M时钟极性
7 z( Q1 C# r$ ^0 K! s, i, Q! m
CPRI
8 L7 W3 r/ o0 D7 m7 ?% o5 X; a通用数据包无线接口
1 f+ J$ t9 n( l& x. _. d8 `
CPU
中央处理器单元

: u. D. M: z# \, {' k9 j  CCR
控制寄存器

CRC
循环冗余校验

关键路径
! c0 R% L7 L  |+ ?+ x组合逻辑部分的某个信号，由于延时过长而限制了逻辑的速度。存储元件将确定关键路径的开始和结束位置，该路径可能包含 I/O 管脚。
- ?3 ?2 V5 L' k  ]
交叉探测
软件工具间的交互通信。
$ |+ ~. ?1 j1 T7 j
! ]) W- L  Z: p) ]0 r- P6 KCS
芯片选择

  p! z) y+ H* N5 dCSMA/CD
带有冲突检测的载波监听多路访问

CTI
4 q& U7 X" j* \交叉触发器接口

% C4 v% J7 v9 P9 ~! T: X" F+ `% u& LD
7 d& y1 }; E% x+ |2 V
DA
目标地址

! q/ m, J& T3 {9 z7 _DAC
% O$ U( s' y- O数模转换器

. X2 J0 C3 {7 ^) i* H: z" h- o! V菊花链
& m9 r/ B2 H9 }$ x在一个文件中串联的一系列比特流文件。您可以使用它对菊花链开发板配置中连接的若干个 FPGA 进行编程。

9 f2 c/ _9 m6 a7 B; Q悬空总线
一端连接至组件引脚或网络，另一端没有任何连接的总线。在总线的末端有一个小实心方格表示悬空总线。
8 x5 o/ b' C+ J( T! h& q: m
悬空网络
) ~7 R0 O! g( H5 Z一端连接至组件引脚或网络，另一端没有任何连接的网络。在网络的末端有一个小实心方格表示悬空网络。
( s- \$ @3 r, B9 i. A8 y
3 F# D9 J1 h1 P# W5 ?# t; C9 EDAP
* E4 x* `. d  ?$ B" t$ K调试访问端口
+ |2 r2 @$ ]$ s' n7 |
& d% \- A- t0 H2 B1 J" R: }& g数据中心
. e( W* m/ h# j服务器、网络设备、存储设备和特定应用设备可协同工作，为云计算提供支持。

4 s9 }7 `1 U4 Y( B数据链路层
事务处理层和物理层之间的 PCI EXPRESS® 架构中间层。
  f! ^& O' [1 y, D# @" N% T
Data2Mem
2 [% k+ ^. w4 a, n7 B1 M9 s. m此 Xilinx® 程序可以轻松地将 CPU 软件映像合并到 FPGA 比特流中，并在 block RAM 构建的地址空间中执行该软件。
. @7 A" ~" o8 d; W- k# p
数据流建模
使用并行的信号赋值语句。

. d( V1 u2 `: O) P8 q' m0 O9 x4 W9 sdB
. r% z: Z: X$ R3 Z7 T分贝

dBc
分贝相对载波

2 J; c4 J  j# R  mdBFS
; ^8 V/ ~8 X; O$ v% K分贝相对数字满刻度
; U  i2 V* b: B8 X& |
- ^1 Z7 a- U, r" u. A' ZdBm
分贝相对一毫瓦
( }: V5 T3 p' ?/ p
DCH
专用传输信道
  p3 ?0 {  C6 n( }
DCI
下行控制资讯

3 C  s8 v* a; ^  wDCL
动态控制层
1 X% y6 ?  |6 r. k
DCM
- T9 I, ]1 u  `4 I+ \# V" y' {数字时钟管理器。是一种设计元件，它提供了多种功能。它可以实现时钟延迟锁定环路、数字频率合成器、数字移相器和数字扩展频谱。
' @, i. }& j; _( g0 s) F& R
3 T: [5 O" a9 t  V2 C4 a  BDCR
* G3 S4 y* C- o4 h器件控制寄存器
; L0 G4 n6 B7 b: b
DDAR
/ x' T  j/ I" sDMA 目的地址寄存器
: f8 S- e/ r) Y9 V) [1 m( k2 r8 a, t
: z3 r0 G; l5 |" |$ CDDR
+ `5 G5 n! H9 O双倍数据速率
; Y7 |. H9 y) i; D' Q8 f
DDRC
) ^" `- a1 [# o1 \  d双倍数据速率 DRAM （DDR DRAM）存储控制器

调试
5 j* z. D% V5 f; Z+ Q5 y) _" a读回或探查配置器件的状态以确保该器件能够按预期在电路中正常工作的过程。

DECERR
AXI4 中的解码器错误状态。 另请参见：MDE。

声明的信号
这些信号不是输入或输出信号。它们是器件中的内部信号。
( M  L+ j9 m7 d) s  l3 O
, m, P. f  r, l  k* w7 V; y/ W3 {5 V解码器
7 Y  F) r; w3 s, g. C将二进制信息的 n 输入转换为 2^n 输出行的电路。 它与编码器相反。
$ c6 F* z; \& F: ~( C3 M
. J1 @: ]" {$ M- O0 e延迟锁定环路 (DLL)
  g3 N  K# ]- r: d6 k& }是一个数字电路，用于执行片上和片外时钟管理功能。

. Y1 R7 Y9 }, @2 T5 Y5 V5 h密度
% P: O0 x) j8 R" J器件上的门电路数量。
! G, h3 \; U6 O) w. g  A6 E  o6 Y
# m% i# ^/ X5 I设计
可以将设计定义为网表（elaborate后的 RTL 或综合网表）、约束集和目标器件。您不需要创建设计便可使用 PlanAhead™。在 PlanAhead 当前会话期间才可以在系统存储器中保存设计数据，您可以使用这些设计数据分析设计快照并启动。您可以使用任何外部用户约束文件 (UCF) 来启动实现进程。每个项目网表支持使用不同的约束或器件的多个设计。
4 y; A5 k9 t! |9 {/ u8 @
设计输入
4 B0 U) }3 l: }/ _! ]5 i/ N0 V' B设计者用来创建芯片的方法，如原理图或硬件描述语言。

; Q" d: u+ B2 G- B) r3 E$ N设计实现设计实现规范是指通过位表示的底层组件来真实实现设计的过程。
+ Y" `. s- i! O. @6 F这不同于设计的功能规范，它指的是设计或电路功能的定义。
$ n& V% G% |- k( L" l
1 x  l" o: K. k- `: V% b设计规则检查
+ ?4 {; S% N3 Q& S" d8 j设计规则检查 (DRC) 是一系列测试，用于发现设计中存在的逻辑和物理错误。

. V5 m$ Z3 ]% O3 U! _/ @% J设计规范
0 M4 ^; ~% [5 K  s" }% H/ ~- X用于定义其功能的顶层设计。规范功能是根据行为或结构基元来创建的。您可以使用以下两种方法来输入设计：图形描述（原理图）和文本描述 (HDL)。
& y2 H) L3 g% G; l: h
; c% o; R/ [2 A& p目标
! W$ |! X$ b) |& L时序分析路径、同步元件或引脚的数据输入的汇聚节点或终止点。
1 j+ e/ \& w* {: E8 Q4 M+ M
& U% N+ y* Y" c  V, X5 SDEVC
& S" F" y- I0 |( q" V器件配置单元
4 g! R2 L! l! u8 u* O+ N
' C! N8 m4 B! w7 s* Q$ W6 a器件
器件是在制造期间使用半导体材料制成的集成电路或其他固态电路。每个 Xilinx® 架构系列都包含了特定的器件。
7 J+ y$ y5 ?6 b5 k" o
器件模型
使用 VHDL 语言对数字器件（在其环境中包括器件的结构和通信接口）的内部和外部视图进行的描述。
1 A! E0 Y' ^& _  q8 c, @+ Y
DFE
8 o! P& `, d9 \决策回馈均衡器

DGIER
0 k. Q8 G! j5 p, J器件全局中断使能寄存器
% L+ o' r: ?) `3 o/ f% g* p
DIC
缺损闲置计数
: b3 \$ [0 S8 x) u( ^. ]) D
差分对
) P# t6 H. u- ^# D差分对等同于 LVDS（低压差分信号）和 LVPECL 信号。某些器件已引入了差分信号。您可以使用两个引脚将这些信号连接至该器件。这两个引脚称为差分引脚对。每个差分引脚对具有正极 (P) 和负极 (N) 引脚。差分信号的 I/O 引脚可以为同步或异步，输入或输出引脚。您可以将引脚对作为同步输入和输出信号，以及异步输入信号。但是，只能将某些差分对作为异步输出信号。差分信号需要一对引脚才能实现几乎同步的切换。如果驱动引脚的信号来自 IOB 触发器，则它们为同步信号。如果驱动引脚的信号来自内部逻辑，则它们为异步信号。
2 J0 P" V+ K0 c
5 M0 ^- ?# `- \6 m3 D9 ^; m% ^DIN 引脚
! b# D  V$ v) i: \' Z0 K! N2 ^  l将比特流载入到串行模式中的 FPGA 引脚。

' x( ^) P9 c8 n8 X直接互连
使进位与 CLB 行与列对齐，从而将进位传递并连接至计数器触发器的网络。
# l! U7 [% `; X* }
3 G. A5 [! t# e" n( }& A  q% bDISR
6 `+ r6 p; v0 _6 t器件中断状态寄存器
: }! |! c' @8 z: [) m
0 ^4 O. K) k7 t7 {  S! V9 r0 Q分布式 RAM
是分布在 CLB 中的可编程逻辑中的 RAM（随机访问存储器）。您可以使用分布式 RAM 更改函数生成器（查看表，即 LUT）的地址值。
8 b: @2 k7 T: j
分布式 ROM
是分布在 CLB 中的可编程逻辑中的 ROM（只读存储器）。

DLC
/ l+ u: Q* A" k4 v: Q数据长度代码
1 A/ [- _) b4 `2 Q# B1 |3 b
: m  w3 y  Q" h3 E, b, l$ SDLL
5 k! R9 F, h) g' j# X8 I9 k查看 延迟锁定环路

( `- |4 t- {/ z* A* f) [DLLP
$ [! U9 ]7 V# R1 O# E6 K数据链接层信息包

DLMB
数据端本地存储器总线

# m1 t1 b# m' Y. R+ C: g+ k  zDL-SCH
' W$ P# _# X1 `/ P下行链路共享信道
1 B1 i  Z) d' y7 @
DMA
# U) L, R, B- U: }直接存储器访问
, v1 d- p' J! Q
$ ~/ ~% u) l1 H  I
直接存储器访问控制器
7 j( L. [- |0 m1 F0 v. B. I
DMACR
: M5 x. r: Q8 v! u5 l; E/ M% A* qDMA 控制寄存器
2 l8 [. e7 h7 s! E0 b
* e& e9 m& j1 G4 R4 ^# {9 B# h5 CDMALR
DMA 长度缓存器
* i+ y( e# o* r- `# S( [% |; H
DMASR
DMA 状态寄存器

$ q' Q. @. i" L
当变量的值对输出没有影响时，则可不用在乎该值。Don't-care 值由真值表中的 X 来表示。

# z+ ~$ r4 u0 ^: e+ j' [9 ]- cDOPB
# E0 S6 C& i! g8 _8 N; n- ?数据端片上外设总线

倍长线
8 P6 V/ B' o! a! R; k仅切换任何其他交换矩阵的互连线。

下载
下载是将数据发送至器件以进行器件配置或编程的过程。

* X& T& Z# F( b9 K3 aDPCH
专用物理信道

DPRAM
5 }0 K# a" R5 o# R5 A$ A双端口随机存储器

# W! N0 o* l) iDRAM
动态随机访问存储器

! ]' L5 N9 _  ^7 z  i* p/ y+ a绘制的宽度
机器校准的门电路宽度。
- Y3 F, M% f: a2 f: |" `% ]
% \2 C# k* g% mDRC
设计规则检查。 用于检查 (NCD) 文件中是否存在设计实现错误的程序。
. X! P( k4 W7 k: L
! P0 r3 x; K" MDRE
! w* j5 X) c4 \3 n8 G  Y数据重排列引擎
+ V. O  Q( _% s
$ }1 F) t7 x; o/ ^- CDRP
动态重配置端口
* ~" s) H- p9 v% U( o2 c. O- \
DRR
数据接收寄存器
, g! A+ O" N- Y. F" _$ z
DSAR
DMA 源地址寄存器
- b4 D/ i& M2 x) V( b
DSN
8 h+ {4 [1 Y6 s3 J$ `7 h& H4 o9 ]器件序列号
( q( R% w  k5 {# {* F$ }; u
DSP
数字信号处理. 用于大量数据信息的高速处理、具有优化架构的专用微处理器。可用于音频、通信、图像处理和其它数据采集和数据控制应用等。可发生在专用 DSP 处理器、固定逻辑 ASIC 或可编程逻辑器件中。因为在芯片上是以并行的方式进行处理，所以 FPGA 中可以实现一些最高性能的 DSP 系统。

0 o- [$ x; r4 ZDSPLB
1 S5 ]4 J2 x/ P5 H! N8 A数据端处理器本地总线

DSRR
0 v/ N" r6 \5 SDMA 软件复位寄存器

, L. ~0 ^; E4 M# n: d7 QDTE
数据终端设备
+ ]# N& s4 ^6 @/ [
DTR
数据传输寄存器

DUC
数字上变频

DUT
待测器件

0 `) }. k. p8 N- }, F6 Q; x占空比
在数字电器中，该术语用于描述数字信号在一个周期内处于高电平的百分比。例如，60% 的占空比表示电压处于高电平（逻辑 1）的时段占整个周期的 60%，而电压处于低电平的时段仅占整个周期的 40%。
# Z( `3 a8 C0 k/ _1 X6 `, ^
DVE
8 a& A, D" O( b* a. @搜索可视化环境

DW, DWORD
: f6 q, N1 D" p7 B双字四字节
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很实用的东东，谢谢楼主分享。