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[Cadence Sigrity] SQ中拓扑不能添加两个网络进行时序仿真

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#
发表于 2009-4-15 11:03 | 只看该作者 回帖奖励 |正序浏览 |阅读模式
1金币
仿真时序时,仿DQ时,不能添加已经保存的CLK拓扑,点file中的append没有反应,如何将两个拓扑放一起呢?如图

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append不应该不能用,可以检查下软件;笨方法就是把CLK的拓扑手动加进来,再加个大电阻隔离

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13#
发表于 2012-6-15 20:48 | 只看该作者
大家好好讨论一下,真不错

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12#
发表于 2011-8-27 12:57 | 只看该作者
直接用BUS仿真如何做

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11#
发表于 2011-4-8 11:05 | 只看该作者
直接用BUS仿真就可以看DQ和对应DQS/CLK的时序关系了

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10#
发表于 2010-8-30 20:23 | 只看该作者
将两个网络拓扑都放在同一个sigxplorer中,在两个负载端之间加入一个大电阻就可以了如图所示  @2 q2 C( [; @6 I
tlmj206108 发表于 2009-4-27 22:30
" R6 v3 |/ R0 u; B3 r! c1 J

. g- T/ J' a! H, R* O$ d0 k, A) y0 D8 X1 F# q/ ?
    不懂怎么将两个网络放在同一个sigxplorer中,您能讲一下不?

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9#
发表于 2010-6-21 20:54 | 只看该作者
只能比较走线带来的时序误差

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8#
发表于 2010-1-28 16:53 | 只看该作者
DQ 不是應該對應 DQS嗎 , 為何要跟CLK擺一起 , 另外放在同一拓墣後 , 如何設置激勵以看出SETUP TIME和HOLD TIME呢?

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7#
发表于 2009-7-28 00:10 | 只看该作者
6# wakinoda 0 \' U1 ~# ]1 p! f, P5 H) L
& L5 `) `' H) ^  [: `; f
这说法对吗?$ w+ i# O. l. E! F
我按照楼主说的, using append 可以啊.

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6#
发表于 2009-7-14 10:39 | 只看该作者
先建好每各网络的拓朴构,然后用append;再加个大电阻隔离

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5#
发表于 2009-4-28 08:51 | 只看该作者
加大电阻要干嘛?
! b) G' P9 P" r; p3 v* X9 Z$ |forevercgh 发表于 2009-4-28 08:45

  }& B7 B" V+ S9 e
7 j$ u# U1 s, J& SSQ里面不能存在两个独立的拓扑,加电阻是让DQ和CLK变成一个拓扑,但是在电路上因为大电阻隔离而又相对独立。

评分

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4#
发表于 2009-4-28 08:45 | 只看该作者
加大电阻要干嘛?

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3#
发表于 2009-4-27 22:30 | 只看该作者
将两个网络拓扑都放在同一个sigxplorer中,在两个负载端之间加入一个大电阻就可以了如图所示
  • TA的每日心情
    开心
    2019-12-3 15:20
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    2#
    发表于 2009-4-15 11:35 | 只看该作者
    你要先添加模型,然后搭建一个拓扑。

    该用户从未签到

    1#
    发表于 2009-4-15 11:03 | 只看该作者
    append不应该不能用,可以检查下软件;笨方法就是把CLK的拓扑手动加进来,再加个大电阻隔离
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