DDR3的差分CLK之间并联一个100Ω电阻是何用意？

xyh · 发表于 2018-3-14 16:44

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如题，在DDR3的设计中，差分CLK之间并联一个100Ω电阻是何用意？

xyh · 发表于 2018-3-14 20:18

找到答案了，分享一下，供后面的兄弟查阅。
因为如果一个差分信号经差分对传播到了接收终端，那么终端差分阻抗会非常大，会使信号反射回源端，这样的反射会产生噪声，一种消除反射的方式就是在两条信号线之间跨接一个电阻来匹配差分阻抗，这个电阻值必须为R=2*Z。由于单端为50Ω，因此这颗电阻的阻值为100Ω。

xyh · 发表于 2018-3-16 20:17

GHOST 发表于 2018-3-16 18:01' E5 M* j3 ^ p L' p4 F
实际上在做PCB时候，阻抗算的单端和差分线宽是不一样的呢？

可能是因为差分是trace to trace吧，你可以用si9000仿一下，两个网络靠近的模型也没有说一定是差分，但是阻抗还是照常计算的啊。不过这只是个人看法，期待高手出现~~

xyh · 发表于 2018-3-14 20:19

顺便分享一下为什么差分阻抗是单端阻抗的两倍。
因为差分信号两信号之间的电压是每根信号线的两倍，而流过差分信号线的电流却与单端相同。根据欧姆定律，如果单端是50Ω，差分阻抗就是100Ω。

shihaidan22 · 发表于 2023-9-14 16:41

那这个串阻是靠近末端还是源端呢

jccj_wan · 发表于 2020-9-21 14:45

海思一些手册上要求终端电阻使用70欧的，也不知道是怎么算的

bingshuihuo · 发表于 2019-6-5 10:27

这样只适合速率不太高的速率高就不适合主要是拟制差模和共模转化

xiaoxiaoya · 发表于 2019-4-25 09:42

学习学习

wlgxilinx · 发表于 2019-3-22 09:51

受教了

zhanglisonga · 发表于 2018-5-25 15:36

你好

moca · 发表于 2018-3-28 13:44

多謝提問與分享，學習了。

holkin · 发表于 2018-3-28 12:30

谢谢分享！！！

diff · 发表于 2018-3-23 14:20

阻抗匹配

jiasipa · 发表于 2018-3-21 15:17

谢谢分享！！！

GHOST · 发表于 2018-3-16 18:01

实际上在做PCB时候，阻抗算的单端和差分线宽是不一样的呢？

tanhailingss · 发表于 2018-3-15 18:59

感谢分享

tanhailingss · 发表于 2018-3-15 18:58

不错学习了

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[Cadence Sigrity] DDR3的差分CLK之间并联一个100Ω电阻是何用意？