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本帖最后由 hdjun 于 2009-8-10 16:13 编辑
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使用allegro 对DDR布线进行设计，是我最近在做的工作，由于是第一次使用DDR ，很多问题不是很清楚，之前查阅了很多资料，现在将我的布线和约束步骤写出来，供后来人参考，其中也有很多技术问题需要向坛子里的高手请教，望不对的地方多多指正。# W% ~+ i. [) ~" n. \2 a
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DDR的布局布线约束众说纷纭，随便在网上找一下，都说的不一样，甚至有矛盾的地方，这让我着实苦恼的一整子，目前我能确定的基本约束有：
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1 b- K- {- L! U; P A1。RS RT的选用
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& D9 M2 b: P6 _* ]" C 一般都要使用，但是在小负载，短距离的应用下，可以不使用RT ，甚至不适用RS。 目前我的设计使用的芯片是单片128MX8的DDR333的芯片，与FPGA中心距离在1900mil左右，使用了RT和RS。端接电源芯片使用LP2996，其实单片负载很小，如果不使用RT也是可以的，我认为。具体要看仿真结果，我比较懒，所以不管3721都用了。
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至于RS RT的摆放问题，也是众说纷纭，一般的正统的做法是将RT摆放在信号线尾端，并行端接。RS一般放在信号线的中间段（也有的说法是在双向时靠近DDR，因为有RT作用，驱动较强，单向，则靠近FPGA）其实一般的小负载短距离情况下，我想都没有问题。我的设计都是放在中间的。
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2. 时序等长约束
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这个也有很多说法。我现在采用的是如下约束。如有不对的地方请指出。
0 [5 |* V0 a- N( r A, 一个lane中的DQ DQS DM 等长（我使用的芯片只有一个lane） ，设置relative propagation 约束为 0：25mil，将DQS作为TARGET
6 ?. x2 C; C: \4 I: F3 h B, CK,CK#与DQS等长，容差在400mil，我使用的是total etch length 来约束，省去定义pin-pair
+ R( v, n6 H ^$ b B" C8 A2 Y1 C+ [ C, 其余(地址线控制线命令线 ) 和 (CK,CK#) 等长，我设置relative propagation 约束为 400mil：400mil，将CK 或者CK #作为TARGET. 这一部分我不是很确定，因为有的网上down 的东西说，地址线不能比时钟线短（我想可能是和北桥有关，FPGA的设计好像没有关系，因为可以下沿锁出命令，呵呵，不知对不对，欢迎拍砖！），所以我的这样设置就使这些地址线长度分布在 （ck~ck+800mil）范围内，不知是否有问题。因为有的文献又说 地址线也要等长 ，甚至等长容差要在50 mil 以内，但是我个人觉的没有必要。不知高手们怎么看。望不吝赐教！
& W+ q f* A! d4 Y9 ^& T D,时钟线和DQS 不在同一层走线，或者相距较远，数据组组间间距12mil以上（这是约束设置的，实际走线平行线段尽量分开，减少串扰），线宽6mil， 组外间距14mil以上（这也是约束设置的，实际走线尽量分开，一开始我设置的是20mil，后来发现，到pin后，和电源脚相邻的pin都报DRC，原因是电源线比较粗，嫌麻烦我就都改成14mil 了，就没有DRC了），不知道兄弟们遇到这个问题怎么解决的。& K' a) ~# v0 n* n- S" M
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E. 使用 FPGA是BGA封装484PIN， BGA附近定义一个Constraint area 以区别一般的DDR spacing rules。使用default spacing rules （我的是6mil）。
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3. 时钟线的匹配
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差分阻抗控制在100-120欧姆之间（有的说是90-100欧姆，比较困惑。。。）。阻抗控制这个我决定找制版的人做，因为我们不知道工厂调节的板层间距和具体的Er值。相位延时误差在25mil，直接在CSM中设置差分线的phase tol. 为25mil 。其他的参数我使用的couple tol.=0.2 mil; uncoupled length (max)=100mil （gather controled）% R* n% T2 m' I2 V
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另外使用了100欧姆并行端接，和10欧姆的源端串行匹配。 w1 W7 J; r& S/ T% d
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; d; P" e9 L0 g% R+ u8 `暂时想到的就这么多了，有不对的或者有疑问的，欢迎拍砖。 |
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DDR_ROUTE.JPG
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附截图一张供参考，最近要投版了，如果有问题，请高手不吝赐教！
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发表于 2009-8-10 15:21
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发表于 2010-3-2 14:51