小白求助，Layout过程中遇到了问题

Dcpc116083330 · 发表于 2025-11-24 13:56

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为什么其他层走线阻抗都正常，然后一进入BOTTOM层阻抗就开始升高啊。画图画了一半用sigrity对这个部分做了个阻抗分析，线长，相对延迟，组内组间误差都做在误差范围内。层叠结构也没问题。

Trunktren · 发表于 2025-11-24 16:00

没有用过这个分析办法，但是理论层叠一致应该不会偏这么大？GND05忘记铜皮了吗？

Dcpc116083330 · 发表于 2025-11-24 16:18

Trunktren 发表于 2025-11-24 16:007 K) b, ^2 v2 w
没有用过这个分析办法，但是理论层叠一致应该不会偏这么大？GND05忘记铜皮了吗？

做了铜皮的，我也有点纳闷。仿真前我对这一块进行02和05的覆铜赋予GND网络，对03也进行了操作。谢谢佬的回复

kingweison · 发表于 2025-11-25 09:12

路过，学习一下

零点一的0 · 发表于 2025-11-25 10:12

仿真是你的理想模型而已，需要结合实际加工情况；实际生产是有差距的。建议提前和厂家沟通好具体板材型号、层叠、层厚、铜箔等参数、这样可以比较严格的控制你的阻抗。

Dc202511268a · 发表于 2025-11-26 17:19

你这是盲人摸象

gogogo冲冲冲 · 发表于 2025-12-4 18:43

dk，df参数设置一样吗

procomm1722 · 发表于 2025-12-11 11:25

疊構的材料參數設定和層後是否正確?

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