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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 17.2版本导网表问题
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17.2版本导网表问题

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w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    跳转到指定楼层
    1#
     楼主| 发表于 2023-11-24 11:33 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    17.2版本每次导入网表都需要重新选网表路径，有没有设置像16.6一样，能记住上一此导入的路径呢？: R2 a) e  i2 \3 a2 v

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    bc9jvvs1id
  • TA的每日心情
    开心
    2023-5-17 15:19

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2023-11-24 17:55 | 只看该作者
    我平时只用一个版本，
    * Z5 p, Y2 B/ C$ Q1 u那你觉得那个好用就换成那个，不一定非要用17.2

    点评

    pcb-doctor
    现在升级成17.2了  详情 回复 发表于 2023-11-25 15:54

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    yangjinxing521
  • TA的每日心情
    奋斗
    2026-4-15 15:55

    • 签到天数: 170 天

    [LV.7]常住居民III
    3#
    发表于 2023-11-24 18:01 | 只看该作者
    不会吧，应该记住了。除非多个版本切换

    点评

    pcb-doctor
    确实和16.6共存的 但是一直用17.2导好几次，也是这样，每次都需要重新找路径  详情 回复 发表于 2023-11-25 15:55

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    aarom
    头像被屏蔽
  • TA的每日心情
    开心
    2025-1-23 15:05

    • 签到天数: 17 天

    [LV.4]偶尔看看III
    4#
    发表于 2023-11-25 12:43 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    5#
     楼主| 发表于 2023-11-25 15:54 | 只看该作者
    bc9jvvs1id 发表于 2023-11-24 17:55
    5 K: @4 J0 v6 g我平时只用一个版本，
    " N8 y) L4 g0 y7 F* }! U7 e  P那你觉得那个好用就换成那个，不一定非要用17.2

    " c) C* L2 T5 v0 }现在升级成17.2了

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    6#
     楼主| 发表于 2023-11-25 15:55 | 只看该作者
    yangjinxing521 发表于 2023-11-24 18:01" z! |2 l+ t# |+ t
    不会吧，应该记住了。除非多个版本切换

    ) B6 r" T  g. [. C确实和16.6共存的  但是一直用17.2导好几次，也是这样，每次都需要重新找路径
    4 k9 c. Z( p- r) a

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    7#
     楼主| 发表于 2023-11-25 15:56 | 只看该作者
    aarom 发表于 2023-11-25 12:43
    9 q0 B- F# A$ d& a% T2 i
    这个地方有尝试设置过，但是value不知道怎么设置   因为我们不同板网表的位置会变的   
    , D# ~; |. _+ m6 p

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    aarom
    头像被屏蔽
  • TA的每日心情
    开心
    2025-1-23 15:05

    • 签到天数: 17 天

    [LV.4]偶尔看看III
    8#
    发表于 2023-11-26 16:55 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    9#
     楼主| 发表于 2023-11-26 22:50 | 只看该作者
    aarom 发表于 2023-11-26 16:55
      S, t1 N! n! u6 M+ U你說.......17.2版本每次导入网表都需要重新选网表路径.  又說"因为我们不同板网表的位置会变的"
    2 Z; c4 S, m% j* ~  E. h6 t( L8 `5 k" t# E3 L# s
    所以 ...
    2 K& R3 B$ p7 |) C. I# @
    只想知道怎么设置，才能保证同一个板子，只需要第一次刷网表的时候选下路径，后面修改原理图，再刷网表时，还能记住之前的路径，而不是要重新再选下路径。" @# H1 k: R& g* G9 F+ `2 b

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    aarom
    头像被屏蔽
  • TA的每日心情
    开心
    2025-1-23 15:05

    • 签到天数: 17 天

    [LV.4]偶尔看看III
    10#
    发表于 2023-11-27 10:36 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

    • 签到天数: 121 天

    [LV.7]常住居民III
    11#
     楼主| 发表于 2023-11-28 08:31 | 只看该作者
    aarom 发表于 2023-11-27 10:36( x9 m( |4 P& ~6 [0 w
    1.使用 orcad 直接轉ALLEGRO (Cadence 方式), "必須"在和PCB檔案(*.brd) 同目錄下.
    8 J6 Q' r- B/ M
    2 E! p$ N# C+ H7 j9 Z% Y) b2.使用 orcad 其他 ...
    1 Y0 o4 z8 l+ o
    懂了懂了，那个设置对我没用😂4 C( _, Z- w3 G! c; s# x0 l& {

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    qin123g

    该用户从未签到
    12#
    发表于 2024-9-13 14:26 | 只看该作者
    我也碰到这个问题，还没解决

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    w_w
    软件自身设置就是这样的 没法解决 17.4好像没这个问题 单单就17.2有  详情 回复 发表于 2024-9-13 17:27

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    w_w
  • TA的每日心情
    怒
    2021-1-21 15:57

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    13#
     楼主| 发表于 2024-9-13 17:27 | 只看该作者
    qin123g 发表于 2024-9-13 14:26
    2 m9 Z$ J* B% R" a% t- e- T我也碰到这个问题，还没解决

    5 O, q5 i. K6 O$ ?软件自身设置就是这样的  没法解决  17.4好像没这个问题  单单就17.2有6 N2 |) N5 j" E( _( t$ M6 d

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