DDR4时钟波形问题

七彩雨 · 发表于 2023-10-13 16:46

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DDR4仿真，共4片DDR4，时钟在第四片尾端端接，第三片DDR的时钟波形有点奇怪，如下图所示，请教大家是什么原因呢?

七彩雨 · 发表于 2023-10-18 16:09

本帖最后由七彩雨于 2023-10-18 16:21 编辑

aarom 发表于 2023-10-17 22:37! g: ~2 Q& D, `, c* k& x* O& [
1.不是用說的.沒圖沒真相.; Y+ i4 E& ^0 O7 [0 B+ l
2.再來看你模擬是怎設的順序........

时钟信号线依次经过四片DRR4，在第四片端接，仿真波形依次如下，第三片波形奇怪

aarom · 发表于 2023-10-19 00:18

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七彩雨 · 发表于 2023-10-19 14:13

七彩雨发表于 2023-10-19 09:47! f! M- `6 }( {* m X
做等长了，分段等长，A0-A16里包含有clk

将端接电阻移到第三片旁，第三片仿真波形如下，感觉波形稍微正常一点了

七彩雨 · 发表于 2023-10-13 16:59

本帖最后由七彩雨于 2023-10-13 17:01 编辑

C:\Users\admin\Desktop

Dc2023082110h · 发表于 2023-10-14 09:48

好好学习，天天向上~~

ldd2023 · 发表于 2023-10-16 10:27

前面两片呢？

七彩雨 · 发表于 2023-10-16 10:33

ldd2023 发表于 2023-10-16 10:27$ t/ B9 I( u* G
前面两片呢？

前面2片，最后一片都正常

aarom · 发表于 2023-10-16 17:57

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七彩雨 · 发表于 2023-10-17 11:00

aarom 发表于 2023-10-16 17:57
? X1 A1 W' B9 o8 M2 ~8 p終端電阻位置正確嗎??

信号线尾端端接

6940 · 发表于 2023-10-17 13:17

电阻造成的

七彩雨 · 发表于 2023-10-17 14:51

6940 发表于 2023-10-17 13:17. y! f r: g- C" N; {7 |
电阻造成的

能具体说说吗？

aarom · 发表于 2023-10-17 22:37

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七彩雨 · 发表于 2023-10-19 09:47

本帖最后由七彩雨于 2023-10-19 09:48 编辑

aarom 发表于 2023-10-19 00:18
* Z8 d; w2 Q7 s6 E5 h2 ^9 a+ i: b剛好被eda365 logo 檔到了.
@; Z; F& m- j3 \$ v @
5 M3 w6 w* d/ r只看到沒拉等長.

做等长了，分段等长，A0-A16里包含有clk

七彩雨 · 发表于 2023-10-19 14:19

端接电阻的位置要改吗？

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[仿真讨论] DDR4时钟波形问题