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[Cadence Sigrity] DDR3基础及设计中的SI和时序问题

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发表于 2015-8-5 15:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-9-15 15:45 编辑   q; P  Y& a6 T5 _
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DDR3基础及设计中的SI和时序问题,资料分享给大家,见附件。; k, O; G; S, \7 @
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    2021-3-19 15:05
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    [LV.6]常住居民II

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    发表于 2018-4-7 12:00 | 只看该作者
    DDR3基础及设计中的SI和时序问题 [[url=]修改[/url]]                        " A% J  j) ]9 H# T" `0 J

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     楼主| 发表于 2016-3-17 08:17 | 只看该作者
    Projectaker 发表于 2016-3-15 11:40
    : A( R1 i3 b7 f) v楼主,能否在分享同时,把分享的内容给大家说稍微详细点的哦。以便目标性较强。理解~

    $ f2 u6 b3 d/ `1 w* [# Q好建议9 V7 A7 H3 c+ A

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    3#
     楼主| 发表于 2015-8-6 16:17 | 只看该作者
    nishiyufrank 发表于 2015-8-6 11:10
    / l8 `! ?9 D( I" u7 ?/ ~7 [+ E谢谢!

    + A$ D5 ]: L; c: g+ O% B% L
    7 B$ N' |8 Z1 u" ]5 U* n

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    6#
    发表于 2015-8-12 19:17 | 只看该作者
    下载了,多谢分享

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    7#
    发表于 2015-8-19 15:55 | 只看该作者
    学习下,谢谢

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    11#
    发表于 2015-12-10 21:17 | 只看该作者
    谢谢分享,下来看看

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    12#
    发表于 2015-12-15 16:36 | 只看该作者
    谢谢分享资料

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    15#
    发表于 2016-2-17 14:28 | 只看该作者
    正在頭痛DDR3走線的問題,謝謝大大的分享
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